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1、(10)申请公布号 CN 103971736 A (43)申请公布日 2014.08.06 CN 103971736 A (21)申请号 201410033765.5 (22)申请日 2014.01.24 13/751,548 2013.01.28 US G11C 16/04(2006.01) (71)申请人 飞思卡尔半导体公司 地址 美国得克萨斯 (72)发明人 CM洪 RJ西兹代克 BA温斯蒂亚德 (74)专利代理机构 中国国际贸易促进委员会专 利商标事务所 11038 代理人 申发振 (54) 发明名称 编程分栅位单元 (57) 摘要 本公开涉及编程分栅位单元。一种编程分栅 存储器的方法。
2、， 将电压不同地应用于选择的单元 和取消选择的单元的端子。对于通过耦合于选择 的行和选择的列被编程的单元， 将所述控制栅极 耦合于第一电压、 将所述选择栅极耦合于第二电 压， 编程是通过将漏极端子耦合于导致了分栅存 储单元导电的电流吸收器以及将所述源极端子耦 合于第三电压而实现的。对于通过未耦合于选择 的行而未被编程的单元， 非编程是通过将所述控 制栅极耦合于所述第一电压、 将所述选择栅极耦 合于大于在读期间应用于所述选择栅极的电压但 足够低以阻止编程的第四电压而维持的， 其中所 述分栅存储单元在所述读期间被取消选择。 (30)优先权数据 (51)Int.Cl. 权利要求书 3 页 说明书 8。
3、 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书8页 附图3页 (10)申请公布号 CN 103971736 A CN 103971736 A 1/3 页 2 1. 一种在分栅存储器中选择性编程的方法， 所述分栅存储器有以行和列排列的分栅存 储单元的第一扇区， 其中每一个分栅存储单元有控制栅极、 沿着所述行的其中一行耦合于 字线的选择栅极、 沿着所述列的其中一列耦合于位线的漏极端子、 以及源极端子， 该方法包 括 ： 对于被选择用于通过耦合于选择的行和选择的列而编程的分栅存储单元， 将所述控制 栅极耦合于第一电压、 将所述选择栅极耦合于第二。
4、电压、 将所述漏极端子耦合于导致所述 分栅存储单元导电的电流吸收器、 以及将所述源极端子耦合于第三电压 ； 以及 对于通过耦合于取消选择的行而未被编程的分栅存储单元， 将所述控制栅极耦合于 所述第一电压、 将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压的第四电 压， 其中所述分栅存储单元在所述读期间被取消选择。 2. 根据权利要求 1 所述的方法， 还包括 ： 对于通过耦合于取消选择的列和选择的字线而未被编程的分栅存储单元， 将所述控制 栅极耦合于所述第一电压、 将所述选择栅极耦合于所述第二电压、 将所述漏极端子耦合于 大于所述第四电压的第五电压、 以及将所述源极端子耦合于所述第三电。
5、压。 3. 根据权利要求 2 所述的方法， 还包括 ： 对于通过耦合于取消选择的行并且进一步特征在于耦合于取消选择的列而未被编程 的分栅存储单元， 将所述漏极端子耦合于所述第五电压。 4. 根据权利要求 3 所述的方法， 还包括 ： 对于通过耦合于取消选择的行并且进一步特作在于耦合于选择的列而未被编程的分 栅存储单元， 将所述漏极端子耦合于所述电流吸收器。 5. 根据权利要求 4 所述的方法， 其中所述分栅存储器还包括以行和列排列的且相邻所 述第一扇区的第二扇区， 其中所述第二扇区的每一个分栅存储单元有控制栅极、 沿着所述 行的其中一行耦合于字线的选择栅极、 耦合于从所述第一扇区延伸且沿着所述。
6、列的所述位 线的其中一个的漏极端子、 以及源极端子， 所述方法还包括 ： 对于所述第二扇区的通过所述第二扇区被取消选择且所述列被选择而被取消选择的 分栅存储单元， 将所述控制栅极耦合于第六电压、 将所述选择栅极耦合于所述第四电压、 将 所述漏极端子耦合于所述电流吸收器、 以及将所述源极端子耦合于所述第四电压。 6. 根据权利要求 5 所述的方法， 还包括 ： 对于所述第二扇区的通过所述第二扇区被取消选择且所述列被取消选择而被取消选 择的分栅存储单元， 将所述控制栅极耦合于第六电压、 将所述选择栅极耦合于所述第四电 压、 将所述漏极端子耦合于所述第六电压、 以及将所述源极端子耦合于所述第四电压。。
7、 7. 根据权利要求 1 所述的方法， 其中在所述分栅存储单元没有被编程的时候将所述选 择栅极耦合于第四电压进一步特征在于所述分栅存储单元有阈值电压 , 以及所述第四电 压小于在所述漏极端子上的电压以上的所述阈值电压。 8. 根据权利要求 1 所述的方法， 其中在所述分栅存储单元没有被编程的时候将所述选 择栅极耦合于第四电压进一步特征在于所述第四电压大于接地电压。 9. 根据权利要求 8 所述的方法， 其中所述第一电压大于所述第二电压和所述第三电 压， 所述第二电压大于所述第四电压， 以及所述第三电压大于所述第二电压。 10. 根据权利要求 1 所述的方法， 其中每一个分栅存储单元的所述漏极端。
8、子当被读取 权 利 要 求 书 CN 103971736 A 2 2/3 页 3 的时候起到漏极的作用且当被编程的时候起到源极的作用， 以及所述源极端子当被读取的 时候起到源极的作用且当被编程的时候起到漏极的作用。 11. 一种分栅存储器， 包括 ： 以行和列排列的分栅存储单元的第一扇区， 其中每一个分栅存储单元有控制栅极、 沿 着所述行的其中一行耦合于字线的选择栅极、 沿着所述列的其中一列耦合于位线的漏极端 子、 以及源极端子 ； 以及 用于编程的编程电路， 通过所述编程电路 ： 对于被选择用于通过耦合于选择的行和选择的列而编程的分栅存储单元， 将所述控制 栅极耦合于第一电压、 将所述选择栅。
9、极耦合于第二电压、 将所述漏极端子耦合于导致所述 分栅存储单元导电的电流吸收器、 以及将所述源极端子耦合于第三电压 ； 以及 对于通过耦合于取消选择的行而未被编程的分栅存储单元， 将所述控制栅极耦合于所 述第一电压、 将所述选择栅极耦合于大于在读期间应用于被取消选择的所述分栅存储单元 的所述选择栅极的电压的第四电压。 12. 根据权利要求 11 所述的分栅存储器， 其中所述编程电路进一步特征在于将第五电 压耦合于通过耦合于取消选择的列被取消选择的分栅存储单元的所述漏极端子， 其中所述 第四电压小于所述第五电压。 13. 根据权利要求 11 所述的分栅存储器， 其中所述编程电路进一步特征在于所述。
10、电流 吸收器导致位于所述电流吸收器所耦合的所述源极端子上的下沉电压， 其中所述下沉电压 大于所述第四电压。 14. 根据权利要求 11 所述的分栅存储器， 其中所述编程电路进一步特征在于在读期间 应用于被取消选择的所述分栅存储单元的所述选择栅极的电压被接地。 15. 根据权利要求 11 所述的分栅存储器， 还包括 ： 以行和列排列的分栅存储单元的第二扇区， 其中每一个分栅存储单元有控制栅极、 沿 着所述行的其中一行耦合于字线的选择栅极、 沿着所述列的其中一列耦合于位线的漏极端 子、 以及源极端子 ； 以及 所述编程电路进一步特征在于当所述第二扇区在编程分栅存储单元的所述第一扇区 期间被取消选择。
11、的时候， 将所述第四电压耦合于所述第二扇区的所述分栅存储单元的所述 选择栅极。 16. 一种用于选择性地编程分栅存储器的方法， 包括 ： 提供以行和列排列的分栅存储单元的第一扇区， 其中每一个分栅存储单元有控制栅 极、 沿着所述行的其中一行耦合于字线的选择栅极、 沿着所述列的其中一列耦合于位线的 漏极端子、 以及源极端子 ； 选择列和行以识别要被编程的选择的分栅存储单元以及识别不在选择的行和选择的 列二者上的取消选择的分栅存储单元 ； 对于所述选择的分栅存储单元， 将第一电压耦合于所述控制栅极、 将第二电压耦合于 所述选择栅极、 将电流吸收器耦合于所述漏极端子、 以及将第三电压耦合于所述源极端。
12、子 ； 以及 对于不在选择的行上的每一个所述取消选择的分栅存储单元， 将第四电压耦合于所述 选择栅极， 其中所述第四电压大于接地电压且小于所述第二电压。 权 利 要 求 书 CN 103971736 A 3 3/3 页 4 17. 根据权利要求 16 所述的方法， 还包括， 对于不在选择的行上且不在选择的列上的 每一个所述分栅存储单元， 将第五电压耦合于所述漏极端子， 其中所述第五电压大于所述 第四电压。 18. 根据权利要求 16 所述的方法， 还包括， 对于不在选择的行上但在选择的列上的每 一个所述分栅存储单元， 将所述电流吸收器耦合于所述漏极端子。 19. 根据权利要求 18 所述的方法。
13、， 其中所述电流吸收器导致所述电流吸收器所耦合的 所述漏极端子上的下沉电压， 其中所述下沉电压大于所述第四电压。 20. 根据权利要求 16 所述的方法， 其中将所述第四电压耦合于所述选择栅极进一步特 征在于通过小于所述第三电压， 借此在编程中， 所述源极端子起到漏极的作用以及所述漏 极端子起到源极的作用。 权 利 要 求 书 CN 103971736 A 4 1/8 页 5 编程分栅位单元 技术领域 0001 本发明通常涉及存储器 NVM， 更具体地说涉及编程分栅位单元 （split gate bit cell） 。 背景技术 0002 分栅非易失性存储器 （NVM） 例如包括分栅闪存装置，。
14、 提供了优于堆叠栅装置的优 势。 分栅闪存单元表现出了未被选择但是在选择的行上或在选择的列上的存储单元的减少 的编程干扰。 通常， 不管对选择的单元执行的操作如何， 选择的行上或选择的列上的单元最 可能表现出干扰效应。 虽然分栅闪存单元已大幅减少了在选择的行上或在选择的列上的单 元的编程干扰问题， 未被选择的行 / 未被选择的列的单元上的擦除位的编程干扰是是主要 干扰机制。 这些单元在分栅设计中易受影响的原因之一是应用于未被选择的单元的特定应 力比应用于被选择的行/未被选择的列上或未被选择的行/被选择的列上的单元的应力适 用于更多的周期。 附图说明 0003 本发明通过举例的方式说明并没有被附。
15、图所限制， 在附图中类似的参考符号表示 相似的元素。附图中的元素说明是为了简便以及清晰， 不一定按比例绘制。 0004 图 1 根据本发明的一个实施例， 以方框图的形式说明了有存储阵列的存储系统。 0005 图 2 根据本发明的一个实施例， 以示意图的形式更详细地说明了图 1 的存储阵列 的一部分。 0006 图3以表格的形式说明了在编程存储系统期间应用于图1的阵列的各个位单元的 示例编程电压。 0007 图 4 根据本发明的一个实施例， 说明了图 1 的存储阵列的位单元的分栅装置的截 面图。 具体实施方式 0008 在编成分栅 NVM 中的选择的分栅存储单元期间， 未被选择的擦除位的应用偏差。
16、可 能导致一个或多个未被选择的擦除位在非有意地被编程。 编程干扰通常是由带带 （band to band） 载流子生成以及源极到漏极泄漏电流引起的， 其中泄漏可能导致电子在非有意地被 注入分栅 NVM 的未被选择的擦除位。随着技术的进步和分栅存储单元的选择栅氧化物厚度 的减小， 带带载流子生成变为更占主导地位的编程干扰源。因此， 在一个实施例中， 为了减 少编程干扰， 应用于存储器的未被选择的行上的存储单元的选择栅极 （例如， 字线） 的偏置 电压被设置为特定选择栅极偏置电压， 从而减少了带带载流子生成。 在一个实施例中， 该选 择栅极偏置电压是大于在读操作期间应用于取消选择的分栅存储单元的选。
17、择栅极的电压 的电压。 在编程期间应用于未被选择的行上的存储单元的选择栅极偏置电压减小了这些分 栅存储单元的间隙区域内的频带偏移 （band bending） 。 所述频带偏移的减小是由于选择栅 说 明 书 CN 103971736 A 5 2/8 页 6 极和控制栅极之间以及选择栅极和源极之间的电势差的减小。 减小频带偏移就减小了在间 隙区域中生成的电子 / 空穴对， 从而减小了未被选择的行上的存储单元内的电子注入。以 这种方式， 编程干扰可能会减少。 0009 图 1 根据本发明的一个实施例， 以方框图的形式说明了存储系统 10。存储系统 10 包括分栅存储单元阵列 20 ； 所述阵列包括。
18、多个存储单元， 例如存储单元 26、 28、 30、 32、 34 和 36。阵列 20 可以被分割成任何数量的扇区。在例示的实施例中， 阵列 20 包括 M+1 个扇区， 例如扇区 0、 扇区 1、 . 扇区 M。存储器 10 还包括行电路 12、 列电路 14、 控制电路 18 和 I/O 电路 16。控制电路 18 耦合于每一个行电路 12 和列电路 14， 列电路 14 耦合于 I/O 电路 16。 I/O电路16也耦合于行电路12和控制电路18。 阵列20包括任何数量的位线， 包括BL0、 BL1、 BL2 等等。这些位线中的每一个都耦合于列电路 14， 其可能包括适当的感测和写入电。
19、路以 读取 / 写入到阵列 20 的位单元。阵列 20 的每一个扇区包括任何数量的字线。例如， 扇区 0 包括 N+1 个字线 ： WL00、 WL01、 .WL0N 以及扇区 1 包括 N+1 个字线 ： WL10、 WL11、 .WL1N。 这些字线中的每一个都耦合于行电路12。 存储单元耦合于每一条字线和位线的交叉点。 在 例示的实施例中， 存储单元 26 耦合于 WL00 和 BL0 并且位于扇区 0 内 ； 存储单元 28 耦合于 WL00 和 BL1 并且位于扇区 0 内 ； 存储单元 30 耦合于 WL01 和 BL0 并且位于扇区 0 内 ； 存储 单元 32 耦合于 WL01。
20、 和 BL1 并且位于扇区 0 内 ； 存储单元 34 耦合于 WL10 和 BL0 并且位于 扇区 1 内， 以及存储单元 36 耦合于 WL10 和 BL1 并且位于扇区 1 内。注意， 每一条字线可以 被称为阵列 20 的行以及每一条位线可以被称为阵列 20 的列。正如在下面将要更详细描述 的， 行电路 12 给每一条字线提供了适当的电压值， 其中字线耦合于每一个存储单元的选择 栅极。I/O 电路 16 根据读取和写入阵列 20 的需要与行电路 12、 列电路 14 和控制电路 18 互通。控制电路 18 还给阵列 20 的每一个存储单元的控制栅极和源极端子提供了适当的电 压值。例如， 。
21、扇区 0 的每一个存储单元的控制栅被耦合以接收控制栅极电压 CG0 ； 扇区 0 的 每一个存储单元的源极端子被耦合以接收源极端子电压 SRC0 ； 扇区 1 的每一个存储单元的 控制栅极被耦合以接收控制栅极电压CG1以及扇区1的每一个存储单元的源极端子被耦合 以接收源极端子电压 SRC1。在例示的实施例中， 扇区内的每一个存储单元接收了相同的控 制栅极电压和相同的源极端子电压。 即， 在例示的实施例中， 注意， 在每一个扇区内， 控制栅 极电压 （例如， CG0、 CG1 等等） 是共用电压节点以及源极端子电压 （例如， SRC0、 SRC1 等等） 是 共用电压节点。 0010 图 2 更。
22、详细地说明了阵列 20 的一部分。图 2 说明了存储单元 26、 28、 30、 32、 34 和 36。存储单元 26 有被耦合用于接收 CG0 的控制栅极、 耦合于 WL00 的选择栅极、 被耦合用 于接收 SRC0 的源极端子以及耦合于 BL0 的漏极端子。存储单元 28 有被耦合用于接收 CG0 的控制栅极、 耦合于 WL00 的选择栅极、 被耦合用于接收 SRC0 的源极端子以及耦合于 BL1 的 漏极端子。存储单元 30 有被耦合用于接收 CG0 的控制栅极、 耦合于 WL01 的选择栅极、 被耦 合用于接收 SRC0 的源极端子以及耦合于 BL0 的漏极端子。存储单元 32 有被。
23、耦合用于接 收 CG0 的控制栅极、 耦合于 WL01 的选择栅极、 被耦合用于接收 SRC0 的源极端子以及耦合于 BL1 的漏极端子。存储单元 34 有被耦合用于接收 CG1 的控制栅极、 耦合于 WL10 的选择栅 极、 被耦合用于接收 SRC1 的源极端子以及耦合于 BL0 的漏极端子。存储单元 36 有被耦合 用于接收 CG1 的控制栅极、 耦合于 WL10 的选择栅极、 被耦合用于接收 SRC1 的源极端子以及 耦合于 BL1 的漏极端子。 说 明 书 CN 103971736 A 6 3/8 页 7 0011 在编程操作期间， 阵列 20 的特定存储单元被选择用于通过访问地址和对。
24、应于访 问请求的数据进行编程。行电路 12 激活了对应于访问地址的选择的字线以及列电路 14 将 电流吸收器耦合于对应于所述访问地址的所选择的位线， 从而导致选择的存储单元导电。 在例示的实施例中， 假设对于编程操作， 存储单元 26 被选择用于编程， 以及存储单元 28、 30、 32、 34 和 36 未被选择。在这种情况下， 由于所选择的字线位于扇区 0 内， 扇区 0 被选择 ； 所有其它扇区， 包括扇区 1 将被取消选择 （deselect） 。如果存储单元 26 被选择， 那么 WL00 被激活， 并且列电路 14 内的电流吸收器耦合于所选择的位线 BL0。 0012 图 3 以表。
25、格的形式说明了在编程操作期间可以被应用于每个存储单元的电压值。 0013 表格的第一列指存储单元位置。对于每一个存储单元位置， 第一对字母表示存储 单元是耦合于所选择的行 （SR） 还是耦合于未被选择的行 （UR） ， 以及第二对字母表示存储 单元是耦合于所选择的列 （SC） 还是耦合于未被选择的列 （UC） 。而且， 表格中的前四行对应 于选择扇区 （即， 用于编程的所选择的存储单元所在的扇区） 的不同存储单元位置。因此， 选 择扇区的每一个存储单元是以下四个位置之一 ： SRSC、 SR UC、 UR SC 和 UR UC。例如， 参照 图 2， 其中假设存储单元 26 被选择用于编程， 。
26、存储单元 26 是耦合于选择的行和选择的列的 存储单元， 因此在 SR SC 位置 ； 存储单元 28 耦合于选择的行和未被选择的列， 因此在 SR UC 位置 ； 存储单元 30 耦合于未被选择的行和选择的列， 因此在 UR SC 位置， 以及存储单元 32 耦合于未被选择的行和未被选择的列， 因此在UR UC位置。 注意， 在扇区0内的耦合于WL00 （而不耦合于 BL0） 的所有存储单元将被认为在 SR UC 位置 ； 扇区 0 内的耦合于 BL0（而不耦 合于 WL00） 的所有存储单元将被认为在 UR SC 位置， 以及扇区 0 内的既不耦合于 WL00 也不 耦合于 BL0 的所有。
27、存储单元将被认为在 UR UC 位置。返回参照图 3， 表格中的接下来的二 行对应于未被选择的 （即取消选择的） 扇区 （即， 不包含所选择的存储单元的任何扇区） 的不 同存储单元位置。 因此， 未被选择的扇区的每一个存储单元在以下两个位置中的其中一个 ： UR SC 和 UR UC。例如， 参照图 2， 其中假设存储单元 26 被选择用于编程， 存储单元 34 是耦 合于被选择的行和选择的列的存储单元， 因此在 UR SC 位置 ； 以及存储单元 36 是耦合于未 被选择的行和未被选择的列的存储单元， 因此在UR UC位置。 注意， 除了扇区0， 任何扇区内 的耦合于 BL0 的所有存储单元。
28、将被认为在 UR SC 位置 ； 以及除了扇区 0， 任何扇区内的非耦 合于 BL0 的所有存储单元将被认为在 UR UC 位置。 0014 在编程选择的存储单元 26 期间， 源侧注入被用于将电子存储到存储单元的电荷 存储层中。 这是通过在漏极和源极端子之间流动电流并且将高电压应用于控制栅极将电子 从流动电流注入到电荷存储层完成的。这种电荷存储层可能包括用于存储电子的纳米晶 体。因此， 根据图 3 的表格， 为了编程选择的存储单元 26， 9V 的电压可以被应用于控制栅极 （CG0） ， 1.0V 的电压可以被应用于选择栅极 （WL00） ， BL0 可以耦合于导致了漏极端子上的大 约 0.。
29、3V 的下沉电压 （sink voltage） 的电流吸收器， 以及 5V 的电压可以被应用于源极端子 （SRC0） 。在这种情况下， 存储单元 26 的源极端子 SRC0 上的电压以及将 BL0 耦合于电流吸 收器导致了存储单元 26 导电， 以便从源极端子到 BL0 流动电流， 以及应用于控制栅极的高 电压导致了电子被注入到存储单元 26 中。因此， 注意， 在编程操作期间， 选择的存储单元的 漏极端子起到源极的作用， 而源极端子起到漏极的作用。然而， 在读操作期间 （根据本领域 已知的那样被执行） ， 漏极端子起到漏极的作用以及源极端子起到源极的作用。 0015 注意， 对于所选择的扇区。
30、， 相同的电压值 （例如， 9V） 被应用于所选择的扇区内的所 说 明 书 CN 103971736 A 7 4/8 页 8 有存储单元的控制栅极， 以及相同的电压值 （例如， 5V） 的被应用于所选择的扇区内的所有 存储单元的源极端子。 对于耦合于未被选择的列的存储单元， 存储单元的漏极端子 （通过相 应的位线） 耦合于大于应用于选择栅极的电压的电压。在图 3 的例子中， 这个电压可以是 1.25V。此外， 对于耦合于未被选择的行和未被选择的列的存储单元， 存储单元的漏极端子 （通过相应的位线） 也可以耦合于大于应用于选择栅极的电压的电压， 例如， 1.25V。注意， 对 于耦合于选择的列的。
31、存储单元， 漏极端子 （即， 相应的位线） 耦合于可能导致了每个漏极端 子上的下沉电压的电流吸收器。这个下沉电压可以是 0.3V。因此， 正如图 3 的例子所例示 的， 对于在编程操作期间 （从而在SR SC位置） 被编程的分栅存储单元， 应用于控制栅极的电 压大于应用于选择栅极的电压并且大于应用于源极端子的电压。 此外， 注意， 应用于耦合于 选择的行 （因此在 SR SC 或 SR UC 位置） 的存储单元的选择栅极的电压， 大于应用于耦合于 未被选择的行 （因此在 URSC 或 UR UC 位置） 的存储单元的选择栅极的电压。此外， 应用于源 极端子的电压大于应用于 SR SC 或 SR。
32、 UC 位置中的存储单元的选择栅极的电压。 0016 在编程选择的存储单元 26 期间， 扇区 0 内非耦合于 WL00 的任何存储单元的选择 栅极被设置为选择栅极偏置电压， 从而减少了带带载流子生成。在一个实施例中， 该选择 栅极偏置电压大于在读操作期间应用于取消选择的存储单元的选择栅极的电压 （可以被称 为而 VSGread_deselected） 。在当前例子中， 0V（或接地） 在读操作期间被提供给取消选择 的存储单元的选择栅极， 而 0.2V 被提供给非耦合于 WL00 的存储单元的选择栅极。因此， 0.2V 的选择栅极偏置电压大于在读操作期间应用于取消选择的存储单元的选择栅极的电 。
33、压。 此外， 在一个实施例中， 应用于非耦合于所选择的行的存储单元的选择栅极偏置电压小 于或等于选择的位线的位线电压加上存储单元的阈值电压 （ “VBL+Vt” ） 。因此， 参照图 2 和 图 3 的例子， 阈值电压可以是 0.5V， 并注意， 0.2V 小于或等于 “0.3V+0.5V” 。即， 选择栅极 偏置电压可以小于在所述漏极端子上的电压 （对应于 VBL） 以上 （above） 的存储单元的阈值 电压 （Vt） 。通过将该选择栅极偏置电压应用于非耦合于所选择的字线的任何存储单元， 就 减少了这些存储单元中的带带泄漏电流。注意， 随着该选择栅极偏置电压从等于 VSGread_ des。
34、elected 的值增大到至多 “VBL+Vt” ， 带带载流子生成减少。因此， 虽然大于 VSGread_ deselected 的选择栅极偏置电压可能增加了源极 - 漏极的电流泄漏， 由于作为占主导地位 的编程干扰源的带带载流子生成的减少， 整体编程干扰也被减少。 0017 仍参照图 3， 注意， 在编程过程中， 在编程期间应用于非耦合于选择的字线的选择 的扇区的存储单元的相同的选择栅极偏置电压可以被应用于未被选择的扇区内的所有存 储单元的选择栅极。 此外， 对于未被选择的扇区， 将电压应用于控制栅极和源极端子以确保 存储单元保持关闭。 因此， 在图3例示的实施例中， 1.5V被应用于未被。
35、选择的扇区 （例如， 存 储单元 34 和 36） 的任何存储单元的控制栅极 （CG1） 。在一个实施例中， 应用于未被选择的 扇区内的所有存储单元的选择栅极 （例如， SG） 的相同的值也被应用于未被选择的扇区内的 任何存储单元的源极端子 (SRC1)。 0018 图 4 例示了可以用于阵列 20 的存储单元的分栅存储单元 40 的例子。存储单元 40 包括衬底 42 ； 所述衬底有源极 / 漏极区域 52 和 54、 位于源极 / 漏极区域 52 和 54 之间的衬 底 42 的第一部分上的选择栅极介电质 58、 位于选择栅极介电质 58 上的选择栅极 46、 位于 源极 / 漏极区域 5。
36、2 和 54 之间的衬底 42 的第二部分 （相邻衬底 42 的第一部分） 上并且重叠 了选择栅极 46 的侧壁的电荷存储层 48 以及位于电荷存储层 48 上的控制栅极 44。存储单 说 明 书 CN 103971736 A 8 5/8 页 9 元 40 还包括相邻于 SG46 上的 CG44 的第一侧壁的衬垫 60 和间隔件 68、 源极 / 漏极区域 54 上的相邻于 SG46 的侧壁的衬垫 62 和间隔件 66 以及源极 / 漏极区域 52 上的相邻于 CG44 的第二侧壁的衬垫 64 和间隔件 70。电荷存储层可能包括多个被绝缘材料包围的纳米晶体 50。注意， 控制栅极 44 和选择。
37、栅极 46 的相邻侧壁之间的间隔导致了衬底 42 中的间隙区域 56， 其中电荷存储层 48 位于所述间隔内。当存储单元 40 在编程操作期间处于未被选择的 行中， 大于当存储单元 40 在读操作期间被取消选择的时候应用于选择栅极 46 的电压且小 于 VBL+Vt 的电压被应用于选择栅极 46。 0019 注意， 正是形成于间隙区域 56 处的电场在编程操作期间影响了未被选择的存储 单元的编程干扰。所述间隙区域上的电场导致了引起生成电子 / 空穴对的频带偏移。例 如， 当存储单元40没有被选择用于编程操作的时候， 所述间隙区域56上的电场是由源极端 子电压 （例如， 被应用于源极 / 漏极区。
38、域 52 的 SRC0） 和选择栅极电压 （例如， 被应用于选择 栅极 46 的 SG） 之间的电压差以及控制栅极端子电压和选择栅极电压之间的电压差决定的。 通过将选择栅极电压从在读操作期间是未被选择的时候其接收的电压 ( 例如， 0V) 在存储 单元 40 未被选择的编程操作期间增大到 0.2V， 带隙区域 56 上的电场可以被降低。以这种 方式， 带带载流子生成被减少， 以便相比于应用较低的电压， 在编程操作期间生成较少的电 子 / 空穴对。因此， 通过应用大于当在读操作期间未被选择的时候应用的电压但小于或等 于位线电压 （源极 / 漏极区域 54 上的电压） 加上存储单元 40 的阈值电。
39、压的选择栅极电压， 减少的编程干扰可以被实现。而且， 注意， 相比于所选择的存储单元 （在 SR SC 位置） ， 应用 于未被选择的存储单元 （例如在 UR SC、 UR UC 或 SR UC 位置的那些存储单元） 的应力从多 个存储周期的编程操作接收的应力。在 UR UC 位置的未被选择的存储单元从编程接收了最 多的应力， 接着是在 UR SC 位置的未被选择的存储单元。因此， 通过在编程操作期间减少这 些未被选择的存储单元中的带带载流子生成， 对整体编程干扰的更大影响可以被实现。 0020 目前应了解， 已提供了一种用于编程分栅 NVM 中的带有减少的编程干扰的分栅存 储单元的方法。例如。
40、， 通过给耦合于未被选择的行的任何存储单元的选择栅极应用大于当 在读操作期间未被选择的时候应用于选择栅极的电压但小于或等于大于漏极端子上的电 压， 减少的带带载流子生成可以为这些耦合于未被选择的行的存储单元而实现。 而且， 虽然 应用于耦合于未被选择的行的存储单元的选择栅极的电压可能导致增加源极 - 漏极泄漏， 由于带带生成泄漏在编程干扰中的主导地位以及相比于所选择的行的存储单元， 将应力应 用于未被选择的行的存储单元期间的较大周期数量， 分栅 NVM 存储器的擦除位的整体编程 干扰可以被减少。 0021 本发明所描述的半导体衬底可以是任何半导体材料或材料的组合， 例如砷化镓、 硅锗、 绝缘体。
41、上硅 （SOI） 、 硅、 单晶硅等等， 以及上面材料的组合。 0022 由于实施本发明的器具大部分是由本领域所属技术人员所熟知的电子元件以及 电路组成， 为了本发明基本概念的理解以及认识， 并且为了不混淆或偏离本发明所教之内 容， 电路的细节不会在比上述所说明的认为有必要的程度大的任何程度上进行解释。 0023 关于具体导电类型或电位极性， 虽然本发明已被描述， 技术人员知道导电类型和 电位极性可以是相反的。 0024 虽然本发明的描述参照具体实施例， 在不脱离正如以下权利要求所陈述的本发明 范围的情况下， 可以进行各种修改以及变化。 例如， 不同的分栅配置可以被用于实现每一个 说 明 书 。
42、CN 103971736 A 9 6/8 页 10 存储单元。 因此， 说明书以及附图被认为是例示性而不是限制性的， 并且所有这些修改是为 了包括在本发明范围内。 关于具体实施例， 本发明所描述的任何好处、 优点或解决方案都不 旨在被解释为任何或所有权利要求的关键的、 必需的、 或本质特征或元素。 0025 本发明所使用的术语 “耦合” 不旨在限定为直接耦合或机械耦合。 0026 此外， 本文所用的用语 “一个” 或 “一种” 被定义为一个或多个。并且， 在权利要求 中所用词语如 “至少一个” 以及 “一个或多个” 不应该被解释以暗示通过不定冠词 “一个” 或 “一种” 引入的其它权利要求元素。
43、限定任何其它特定权利要求。所述特定权利要求包括这些 所介绍的对发明的权利元素， 所述权利元素不仅仅包括这样的元素。即使当同一权利要求 中包括介绍性短语 “一个或多个” 或 “至少一个” 以及不定冠词， 例如 “一个” 或 “一种” 。使 用定冠词也是如此。 0027 除非另有说明， 使用术语如 “第一” 以及 “第二” 是用于任意区分这些术语描述的 元素的。因此， 这些术语不一定表示这些元素的时间或其它优先次序。 0028 下面是本发明的各种实施例。 0029 项目 1 包括一种在分栅存储器中选择性地编程的方法， 分栅存储器有以行和列排 列的分栅存储单元的第一扇区， 其中每一个分栅存储单元有控。
44、制栅极、 沿着所述行的其中 一行耦合于字线的选择栅极、 沿着所述列的其中一列耦合于位线的漏极端子、 以及源极端 子。所述选择性地编程的方法包括 ： 对于被选择用于通过耦合于选择的行和选择的列而编 程的分栅存储单元， 将所述控制栅极耦合于第一电压、 将所述选择栅极耦合于第二电压、 将 所述漏极端子耦合于导致分栅存储单元导电的电流吸收器、 以及将所述源极端子耦合于第 三电压 ； 以及对于通过耦合于取消选择的行而未被编程的分栅存储单元， 将所述控制栅极 耦合于所述第一电压、 将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压的 第四电压， 其中所述分栅存储单元在所述读期间被取消选择。项目 2 。
45、包括项目 1 所述的方 法， 并且还包括对于通过耦合于取消选择的列和选择的字线而未被编程的分栅存储单元， 将所述控制栅极耦合于所述第一电压、 将所述选择栅极耦合于所述第二电压、 将所述漏极 端子耦合于大于所述第四电压的第五电压、 以及将所述源极端子耦合于所述第三电压。项 目 3 包括项目 2 所述的方法， 并且还包括对于通过耦合于取消选择的行进一步特征在于是 耦合于取消选择的列而未被编程的分栅存储单元， 将所述漏极端子耦合于所述第五电压。 项目 4 包括项目 3 所述的方法， 并且还包括对于通过耦合于取消选择的行并且进一步特作 在于耦合于选择的列而未被编程的分栅存储单元， 将所述漏极端子耦合于。
46、所述电流吸收 器。项目 5 包括项目 4 所述的方法， 其中所述分栅存储器还包括以行和列排列的且相邻所 述第一扇区的第二扇区， 其中所述第二扇区的每一个分栅存储单元有控制栅极、 沿着所述 行的其中一行耦合于字线的选择栅极、 耦合于从所述第一扇区延伸且沿着所述列的所述位 线的其中一个的漏极端子、 以及源极端子并且还包括对于所述第二扇区的通过所述第二扇 区被取消选择且所述列被选择而被取消选择的分栅存储单元， 将所述控制栅极耦合于第六 电压、 将所述选择栅极耦合于所述第四电压、 将所述漏极端子耦合于所述电流吸收器、 以及 将所述源极端子耦合于所述第四电压。项目 6 包括项目 5 所述的方法， 并且还。
47、包括对于所 述第二扇区的通过所述第二扇区被取消选择且所述列被取消选择而被取消选择的分栅存 储单元， 将所述控制栅极耦合于第六电压、 将所述选择栅极耦合于所述第四电压、 将所述漏 极端子耦合于所述第六电压、 以及将所述源极端子耦合于所述第四电压。 项目7包括项目1 说 明 书 CN 103971736 A 10 7/8 页 11 所述的方法， 其中在所述分栅存储单元没有被编程的时候将所述选择栅极耦合于第四电压 进一步特征在于所述分栅存储单元有阈值电压 , 以及所述第四电压小于在所述漏极端子 上的电压以上的所述阈值电压。项目 8 包括项目 1 所述的方法， 其中在所述分栅存储单元 没有被编程的时候。
48、将所述选择栅极耦合于第四电压进一步特征在于所述第四电压大于接 地电压。项目 9 包括项目 8 所述的方法， 其中所述第一电压大于所述第二电压和所述第三 电压， 所述第二电压大于所述第四电压， 以及所述第三电压大于所述第二电压。项目 10 包 括项目 1 所述的方法， 其中每一个分栅存储单元的所述漏极端子当被读取的时候起到漏极 的作用且当被编程的时候起到源极的作用， 以及所述源极端子当被读取的时候起到源极的 作用且当被编程的时候起到漏极的作用。 0030 项目 11 包括分栅存储器。所述分栅存储器包括以行和列排列的分栅存储单元的 第一扇区， 其中每一个分栅存储单元有控制栅极、 沿着所述行的其中一。
49、行耦合于字线的选 择栅极、 沿着所述列的其中一列耦合于位线的漏极端子、 以及源极端子 ； 以及用于编程的 编程电路， 通过所述编程电路 ： 对于被选择用于通过耦合于选择的行和选择的列而编程的 分栅存储单元， 将所述控制栅极耦合于第一电压、 将所述选择栅极耦合于第二电压、 将所述 漏极端子耦合于导致分栅存储单元导电的电流吸收器、 以及将所述源极端子耦合于第三电 压 ； 以及对于通过耦合于取消选择的行而未被编程的分栅存储单元， 将所述控制栅极耦合 于所述第一电压、 将所述选择栅极耦合于大于在读期间应用于被取消选择的所述分栅存储 单元的所述选择栅极的电压的第四电压。 项目12包括项目11的分栅存储器， 其中所述编程 电路进一步特征在于将第五电压耦合于通过耦合于取消选择的列被取消选择的分栅存储 单元的所述漏极端子， 其中所述第四电压小于所述第五电压。项目 13 包括项目 11 的分栅 存储器， 其中所述编程电路进一步特征在于所述电流吸收器导致位于所述电流吸收器所耦 合的所述源极端子上的下沉电压， 其中所述下沉电压大于所述第四电压。项目 14 包括项目 11 的分栅存储器， 其中所述编程电路进一步特征在于在读期间应用于被取消选择的所述分 栅存储单元的所述栅极的电。