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1、(10)申请公布号 CN 102841307 A (43)申请公布日 2012.12.26 CN 102841307 A *CN102841307A* (21)申请号 201210370862.4 (22)申请日 2012.09.29 G01R 31/3177(2006.01) (71)申请人 南京理工大学常熟研究院有限公司 地址 215513 江苏省苏州市常熟市经济技术 开发区科创园研究院路 5 号 (72)发明人 张震 戚湧 方赓 (54) 发明名称 一种逻辑故障定位的方法 (57) 摘要 本发明公开了逻辑故障定位的方法， 涉及集 成电路技术领域。本发明为了传统测试故障诊断 方法无法精确定。
2、位到芯片中具体模块的寄存器 单元出现故障， 而采取芯片底层模块有 8 条扫描 链， 每个 region 部分有 8 行 8 列 64 个底层模块， 可以将此看作一个 8*8 阵列， 测试时将扫描端口 si1-si8 并行输入扫描链进行扫描测试， 一旦出 现故障， 在扫描测试结果 log 文件中即显示出某 一列故障信息。 由阵列坐标原理， 只要得到准确的 坐标即可定位阵列中的点， 即可准确定位到芯片 中的具体模块， 从而实现逻辑故障定位， 降低了芯 片成本。 (51)Int.Cl. 权利要求书 1 页 说明书 3 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利。
3、要求书 1 页 说明书 3 页 附图 2 页 1/1 页 2 1. 一种逻辑故障定位的方法， 其特征在于 ： 步骤一 ： 在底层模块中加入 8 个二选一选择器， 选择控制该模块中 8 条扫描链 ； 步骤二 ： 将宏模块部分中所有底层模块以此复用， 同时在宏模块部分部分加入一个译 码器来控制这 8 位也就是 8 行底层模块的工作状态 ； 步骤三 ： 扫描设计时每次通过配置译码输出控制一行底层模块打开 （即定位阵列的 行） ， 其余 7 行 56 个底层模块全部通过二选一选择器旁路掉， 此时生成的测试向量是用来扫 描测试这一行的底层模块 ； 步骤四 ： 扫描测试时， 扫描输入端口并行输入的测试向量。
4、只通过一行的测试， 若此行有 故障， 即可在故障文件中显示出是扫描输入端口中某一列， 即定位阵列的列 ； 步骤五 ： 8 次扫描测试后即可得到最终测试结果， 从而可以准确定位到宏模块部分中 具体底层模块出现故障的位置。 2. 根据权利要求 1 所述的逻辑故障定位的方法， 其特征在于 ： 在执行步骤一之前， 加入 一个控制底层模块的二选一选择器端口命令来控制该底层模块是否参与扫描。 3. 根据权利要求 1 所述的逻辑故障定位的方法， 其特征在于 ： 设置一个控制扫描 4-16 译码器， 进行测试逻辑故障定位扫时采用无压缩结构。 4. 根据权利要求 1 所述的逻辑故障定位的方法， 其特征在于 ： 。
5、在执行步骤一之前， 采用 全扫描设计下产生的测试向量， 如果出现故障， 则执行步骤一。 权 利 要 求 书 CN 102841307 A 2 1/3 页 3 一种逻辑故障定位的方法 技术领域 0001 本发明涉及集成电路技术领域， 特别涉及一种逻辑故障定位的方法。 背景技术 0002 伴随着集成电路规模的迅速发展， 逻辑结构越来越复杂， 芯片集成度的不断提高， 以及工艺水平的不断进步， 从而使芯片在芯片级和系统级遭到越来越大的测试挑战， 此时 早期经典的测试手段和方法已经无法满足要求。此外， 随着集成电路时钟频率的不断提高 和输入输出管脚集成门数的越来越多， 以往的单纯从改进测试设备的角度来解。
6、决集成电路 测试的问题已无法适应集成电路发展的需要， 人们认识到测试已不再单纯的是出现集成电 路产品之后的验证手段， 而需要从设计阶段就要对测试进行考虑。 与此同时， 随着集成电路 复杂度的不断提高， 测试占集成电路产品研发的成本却迅速递增。因此随着芯片的工作频 率逐步增加， 晶体管特征长度越来越小， 单位集成度越来越高， 由此会带来测试复杂化的问 题以及研发费用的增高。因此集成电路测试问题已经日益突出， 急需得到解决。一种既能 确保产品较高质量， 同时能使成本划算的测试方法可测性设计应运而生。 0003 DFT（design for test） ， 即可测性设计， 是指为使测试尽可能简单而在。
7、设计中有 意识地加入附加逻辑设计的方法。可测性设计的出现很好地解决了芯片级测试的问题， 为 集成电路产品的测试带来便利。在通过对可测性设计理论深入研究的基础上， 对一款芯 片进行了可测性设计， 然而由于该款专用芯片的特殊性导致逻辑故障无法定位， 这会造成 良率过低的问题， 从而增加芯片研发成本。测试结果表明有故障的芯片中一部分是由于 MBIST( 存储器内建自测试 ) 未通过， 另一部分是由于固定型故障和状态跳变故障未通过。 其中 MBIST 部分的故障导致测试未通过的芯片， 可以根据测试反映的故障信息， 利用芯片 内部冗余设计进行修复 ； 而由固定型故障和状态跳变故障所引起的故障， 从测试机。
8、台上得 到的信息， 只能提供发生故障的测试循环次数， 以及发生故障的扫描链名， 无法准确及时提 供故障模块信息。为得到准确故障信息， 需间接从故障文件中逐一搜索， 显然这样会耗费 大量时间， 并且这样的过程会出现误差导致找出的故障位置偏离 ； 而且进行故障结果转换 前需要进行设计规则的检查， 这往往需要很长时间， 因此传统的方法只能用来进行故障分 析找出故障原因， 以作为下次设计修改的依据和分析数据， 无法满足在测试现场进行立刻 EFUSE 修改的需求。 发明内容 0004 本发明所要解决的问题 ： 传统测试故障诊断方法无法精确定位到芯片中具体模块 的寄存器单元出现故障， 这给冗余修复工作带来。
9、一定挑战， 并因此可能会使一些芯片无法 修复而变成废片， 造成损失。 0005 本发明所采取的技术方案 ： 芯片底层模块有 8 条扫描链， 每个宏模块部分 (region) 有 8 行 8 列 64 个底层模块， 可 以将此看作一个 8*8 阵列， 如图 1 所示。测试时将扫描端口 (si1-si8) 并行输入扫描链进 说 明 书 CN 102841307 A 3 2/3 页 4 行扫描测试， 一旦出现故障， 在扫描测试结果文件中即显示出某一列故障信息， 由阵列坐标 原理， 只要得到准确的坐标即可定位阵列中的点， 即可准确定位到芯片中的具体模块， 从而 实现逻辑故障定位。 0006 本发明的有。
10、益效果 ： 测试时将扫描端口 si1-si8 并行输入扫描链进行扫描测试， 一旦出现故障， 在扫描测 试结果 log 文件中即显示出某一列故障信息。由阵列坐标原理， 只要得到准确的坐标即可 定位阵列中的点， 即可准确定位到芯片中的具体模块， 从而实现逻辑故障定位， 降低了成 本。 附图说明 0007 图 1 为 region 8*8 阵列示意图 ； 图 2 是改进后的底层模块的扫描链插入后的示意图。 0008 图 3 改进后 region 内部扫描链插入后的示意图 具体实施方式 0009 本发明的具体实施步骤如下所示 ： 步骤一 ： 在底层模块中加入 8 个二选一选择器， 选择控制该模块中 8。
11、 条扫描链。 0010 步骤二 ： 将宏模块部分中所有底层模块以此复用， 同时在宏模块部分部分加入一 个译码器来控制这 8 位也就是 8 行底层模块的工作状态。 0011 步骤三 ： 扫描设计时每次通过配置译码输出控制一行底层模块打开 （即定位阵列 的行） ， 其余 7 行 56 个底层模块全部通过二选一选择器旁路掉， 此时生成的测试向量是用来 扫描测试这一行的底层模块。 0012 步骤四 ： 扫描测试时， 扫描输入端口 (si1-si8) 并行输入的测试向量只通过一行 的测试， 若此行有故障， 即可在故障文件中显示出是扫描输入端口 si1-si8 中某一列， 即定 位阵列的列。 0013 步。
12、骤五 ： 8 次扫描测试后即可得到最终测试结果， 从而可以准确定位到 region 中 具体哪个底层模块出现故障。 0014 由于寄存器级已经实现底层模块的扫描输入端口， 因此可测性设计扫描插入时， 无需对端口进行重新配置。 同时加入一个控制底层模块的二选一选择器端口命令来控制该 底层模块是否参与扫描。 0015 图 2 是改进后的底层模块的扫描链插入后的示意图。图中 8 条扫描路径通过 8 个 二选一选择器来进行连接。 0016 定位扫描时， 压缩扫描可能导致最终的结果发散， 不易于在故障文件中反映出具 体的扫描链故障 ； 另外每次扫描只有8个底层模块经过扫描链， 因此测试时间可以接受。 基。
13、 于上述考量， 本发明在进行逻辑故障定位扫描测试设计时采用无压缩结构， 根据控制扫描 的需要， 多出一个 4-16 译码器。 0017 图3所示是改进后region内部扫描链插入后的示意图， 图中下部黑线表示从扫描 控制配置端口中解码出来的旁路控制信号线， 它们控制扫描的行数， 产生相应的测试向量。 0018 本发明共产生 9 次测试向量。首先采用全扫描设计下产生的测试向量， 正常扫描， 说 明 书 CN 102841307 A 4 3/3 页 5 如果通过扫描并无故障， 无需再去测试另外 8 次所产生的测试向量 ； 如果出现故障， 并显示 不是由内存所产生， 再用新型故障定位法产生的测试向量进行扫描定位， 确定底层模块故 障地址。 说 明 书 CN 102841307 A 5 1/2 页 6 图 1 图 2 说 明 书 附 图 CN 102841307 A 6 2/2 页 7 图 3 说 明 书 附 图 CN 102841307 A 7 。