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1、(10)申请公布号 CN 102495349 A (43)申请公布日 2012.06.13 CN 102495349 A *CN102495349A* (21)申请号 201110411950.X (22)申请日 2011.12.12 G01R 31/28(2006.01) (71)申请人 中国科学院深圳先进技术研究院 地址 518055 广东省深圳市南山区西丽大学 城学苑大道 1068 号 (72)发明人 张于彬 徐强 (74)专利代理机构 广州华进联合专利商标代理 有限公司 44224 代理人 吴平 (54) 发明名称 路径延时在线测量电路 (57) 摘要 一种路径延时在线测量电路， 包括。
2、与待测电 路相连的测量触发模块， 与测量触发模块相连并 控制测量触发模块传来的信号选择通过的待测 源选择模块， 与待测源选择模块相连并对待测源 选择模块传来的信号进行延时测量的延时测量模 块， 与延时测量模块相连并对延时测量模块的延 时测量信息进行存储的存储模块， 以及控制测量 触发模块、 待测源选择模块及存储模块运行的控 制模块。将该路径延时在线测量电路接入待测电 路中， 控制模块将控制该路径延时在线测量电路 工作于探针路径延时测量模式以测量得到各条探 针路径的延时， 及控制路径延时在线测量电路工 作于在线延时测量模式， 测量得到总延时。最后， 从总延时中减去所测量到的探针路径的延时， 得 。
3、到待测路径的延时。 (51)Int.Cl. 权利要求书 1 页 说明书 9 页 附图 5 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 9 页 附图 5 页 1/1 页 2 1. 一种路径延时在线测量电路， 其特征在于， 包括与待测电路相连的测量触发模块， 与测量触发模块相连并控制测量触发模块传来的信号选择通过的待测源选择模块， 与待测 源选择模块相连并对待测源选择模块传来的信号进行延时测量的延时测量模块， 与延时测 量模块相连并对延时测量模块的延时测量信息进行存储的存储模块， 以及控制测量触发模 块、 待测源选择模块及存储模块运行的控制模块。 2。
4、. 根据权利要求 1 所述的路径延时在线测量电路， 其特征在于， 所述测量触发模块包 括将待测电路与待测源选择模块隔绝开来的多个测量触发器。 3. 根据权利要求 2 所述的路径延时在线测量电路， 其特征在于， 所述测量触发器包括 输入选择器、 主锁存器、 从锁存器、 第一反相器、 第二反相器及多路选择器， 所述输入选择器 的输出端与所述主锁存器的输入端相连， 所述主锁存器的输出端与所述从锁存器的输入端 相连， 所述从锁存器的输入端与所述第一反相器的输入端相连， 所述主锁存器及从锁存器 的时钟信号端相互连接后与所述第二反相器的输入端相连， 所述第一反相器的输出端和所 述第二反相器的输出端分别与所。
5、述多路选择器的两个输入端相连。 4. 根据权利要求 1 所述的路径延时在线测量电路， 其特征在于， 所述待测源选择模块 包括产生选择信号的信号选择模块和与信号选择模块相连、 根据信号选择模块的选择信号 选通相应路径的复用器。 5. 根据权利要求 4 所述的路径延时在线测量电路， 其特征在于， 所述信号选择模块包 括判断输入信号是否发生逻辑值转变的逻辑值转变探测器和与逻辑值转变探测器相连、 对 优先级最高的信号进行编码的优先级编码器。 6. 根据权利要求 1 所述的路径延时在线测量电路， 其特征在于， 所述延时测量模块包 括多级延时测量电路， 所述每级延时测量电路具有信号输入端 DI， 信号输入。
6、端 CI， 延时输 出端 DO， 延时输出端 CO 和结果输出端 Q， 多级延时测量电路之间通过使当前级的信号输入 端DI连接前级的延时输出端DO， 当前级的信号输入端CI连接前级的延时输出端CO形成级 联结构， 且每级均通过结果输出端 Q 输出。 7. 根据权利要求 6 所述的路径延时在线测量电路， 其特征在于， 所述延时测量电路包 括第一缓冲器、 第二缓冲器、 第三缓冲器、 第四缓冲器、 D 触发器和多路选择器 ； 所述第一缓冲器、 第二缓冲器串联， 且所述第一缓冲器的输出端连接第二缓冲器的输 入端， 所述第一缓冲器的输入端作为延时测量电路的信号输入端 DI， 所述第一缓冲器的输 出端与 。
7、D 触发器的 D 端相连， 所述第二缓冲器的输出端作为延时测量电路的延时输出端 DO ； 所述第三缓冲器、 第四缓冲器相并联， 第三缓冲器、 第四缓冲器的输入端与 D 触发器的 CK 端相连且作为延时测量电路的信号输入端 CI， 第三缓冲器、 第四缓冲器的输出端分别输 入多路选择器的两个输入端口， D 触发器的 Q 端与多路选择器的控制端相连， 所述多路选择 器的输出端作为延时测量电路的延时输出端 CO， D 触发器的 Q 端作为延时测量电路的结果 输出端 Q。 8. 根据权利要求 1 所述的路径延时在线测量电路， 其特征在于， 所述存储模块存储的 延时测量信息包括测量触发器的编号、 测量类型。
8、以及延时时间。 9. 根据权利要求 1 所述的路径延时在线测量电路， 其特征在于， 所述延时测量模块采 用时钟信号、 控制信号与同步信号其中之一作为基准。 权 利 要 求 书 CN 102495349 A 2 1/9 页 3 路径延时在线测量电路 【技术领域】 0001 本发明涉及集成电路技术， 特别是涉及一种对超大规模集成电路中部分路径进行 路径延迟在线测量的路径延时在线测量电路。 【背景技术】 0002 随着半导体产业生产工艺的不断进步， 不断升级的超大规模集成电路展现出更强 的功能与更低的成本。但同时， 集成电路的性能呈现出越来越显著的不可预测性 ( 即不同 时刻、 环境下其性能差异相当。
9、大 )。这是因为生产制程中的偏差、 工作时的环境参数变化、 以及老化效应等因素对集成电路性能的影响越来越严重。相应地， 对于集成电路的时序正 确性 ( 大多数情况下是集成电路最重要的性能指标 )， 通常的测试方案是通过在外部的测 试仪上对集成电路运行生产测试程序。但这种测试方法已经越来越难以保证时序正确性。 自动测试仪本身不可避免地引入了测量误差， 这一误差对于测量越来越精密的集成电路时 序性能， 表现出越来越严重的干扰。 另外， 常用的不依赖外部自动测试仪的芯片上的测量电 路， 无法进行在线测量， 而能够进行在线测量的测量电路其测量精度很低。 【发明内容】 0003 基于此， 有必要提供一种。
10、路径延时在线测量电路， 能够实现很高的测量精度且对 待测线路干扰较小。该路径延时在线测量电路包括与待测电路相连的测量触发模块， 与测 量触发模块相连并控制测量触发模块传来的信号选择通过的待测源选择模块， 与待测源选 择模块相连并对待测源选择模块传来的信号进行延时测量的延时测量模块， 与延时测量模 块相连并对延时测量模块的延时测量信息进行存储的存储模块， 以及控制测量触发模块、 待测源选择模块及存储模块运行的控制模块 0004 在优选的实施例中， 所述测量触发模块包括将待测电路与待测源选择模块隔绝开 来的多个测量触发器。 0005 在优选的实施例中， 所述测量触发器包括输入选择器、 主锁存器、 。
11、从锁存器、 第一 反相器、 第二反相器及多路选择器， 所述输入选择器的输出端与所述主锁存器的输入端相 连， 所述主锁存器的输出端与所述从锁存器的输入端相连， 所述从锁存器的输入端与所述 第一反相器的输入端相连， 所述主锁存器及从锁存器的时钟信号端相互连接后与所述第二 反相器的输入端相连， 所述第一反相器的输出端和所述第二反相器的输出端分别与所述多 路选择器的两个输入端相连。 0006 在优选的实施例中， 所述待测源选择模块包括产生选择信号的信号选择模块和与 信号选择模块相连、 根据信号选择模块的选择信号选通相应路径的复用器。 0007 在优选的实施例中， 所述信号选择模块包括判断输入信号是否发。
12、生逻辑值转变的 逻辑值转变探测器和与逻辑值转变探测器相连、 对优先级最高的信号进行编码的优先级编 码器。 0008 在优选的实施例中， 所述延时测量模块包括多级延时测量电路， 所述每级延时测 说 明 书 CN 102495349 A 3 2/9 页 4 量电路具有信号输入端 DI， 信号输入端 CI， 延时输出端 DO， 延时输出端 CO 和结果输出端 Q， 多级延时测量电路之间通过使当前级的信号输入端 DI 连接前级的延时输出端 DO， 当前级 的信号输入端 CI 连接前级的延时输出端 CO 形成级联结构， 且每级均通过结果输出端 Q 输 出。 0009 在优选的实施例中， 所述延时测量电路。
13、包括第一缓冲器、 第二缓冲器、 第三缓冲 器、 第四缓冲器、 D 触发器和多路选择器 ； 0010 所述第一缓冲器、 第二缓冲器串联， 且所述第一缓冲器的输出端连接第二缓冲器 的输入端， 所述第一缓冲器的输入端作为延时测量电路的信号输入端 DI， 所述第一缓冲器 的输出端与 D 触发器的 D 端相连， 所述第二缓冲器的输出端作为延时测量电路的延时输出 端 DO ； 0011 所述第三缓冲器、 第四缓冲器相并联， 第三缓冲器、 第四缓冲器的输入端与 D 触发 器的 CK 端相连且作为延时测量电路的信号输入端 CI， 第三缓冲器、 第四缓冲器的输出端分 别输入多路选择器的两个输入端口， D 触发器。
14、的 Q 端与多路选择器的控制端相连， 所述多路 选择器的输出端作为延时测量电路的延时输出端 CO， D 触发器的 Q 端作为延时测量电路的 结果输出端 Q。 0012 在优选的实施例中， 所述存储模块存储的延时测量信息包括测量触发器的编号、 测量类型以及延时时间。 0013 在优选的实施例中， 所述延时测量模块采用时钟信号、 控制信号与同步信号其中 之一作为基准。 0014 在上述路径延时在线测量电路中， 控制模块控制测量触发模块置于探针路径延时 测量模式， 以使测量触发模块输出校准信号， 首先， 该校准信号沿探针路径传播至延时测量 单元 ； 然后， 待测源选择模块的信号选择模块和复用器依次选。
15、通各条路径传输至延时测量 模块进行测量并由存储模块存储 ； 此时得到各条探针路径的延时。 另外， 控制模块控制测量 触发模块置于总延时测量模式， 首先， 待测信号沿各自的探针路径传播到信号选择模块 ； 然 后， 待测源选择模块的信号选择模块产生一套选择信号以作为复用器的控制信号， 控制复 用器选通相应的路径， 使只有一路信号通过复用器而继续传播 ； 接着， 选择出来的唯一一路 信号继续传播至延时测量模块， 并在那进行延时测量 ； 然后， 延时测量的结果输入到存储模 块进行存储 ； 此时得到总延时。总延时减去探针路径的延时就可以得到待测路径的延时。 该路径延时在线测量电路通过测量触发模块实现待测。
16、源选择模块与待测电路的隔离， 消除 待测电路与该路径延时在线测量电路之间的干扰， 采用将探针路径延时从总延时中扣除而 得到待测电路路径延时的机理， 消除了探针路径的不确定而对测量造成的误差影响， 实现 了高精度测量。该路径延时在线测量电路具有干扰小， 测量精度高， 电路设计简单， 且成本 低的优点。 【附图说明】 0015 图 1 为本发明一个实施例的路径延时在线测量电路的总体框图 ； 0016 图 2 为测量触发模块的测量触发器的电路结构图 ； 0017 图 3 为待测源选择模块的信号选择模块的电路模块图 ； 0018 图 4 为图 3 所示信号选择模块的逻辑值转变探测器的电路结构图 ； 说。
17、 明 书 CN 102495349 A 4 3/9 页 5 0019 图 5 为延时测量模块的电路模块图 ； 0020 图 6 为图 5 所示延时测量模块的其中一级延时测量电路的电路结构图。 0021 图 7 为存储模块的存储电路示意图。 0022 图 8 为延时测量模块的工作波形图。 0023 图 9 为本发明的路径延时在线测量电路应用于基准电路 S38417 进行路径延时测 量得到的实验结果。 0024 图 10 为本发明的路径延时在线测量电路引入制造误差进行测量所得到的测量结 果。 【具体实施方式】 0025 下面结合附图对本发明的较佳实施例进行详细阐述， 以使本发明的优点和特征能 更易。
18、于被本领域技术人员理解， 从而对本发明的保护范围做出更为清楚明确的界定。 0026 请参考图1， 本发明一个实施例提供一种路径延时在线测量电路。 该路径延时在线 测量电路包括与待测电路1相连的测量触发模块2， 与测量触发模块2相连并控制测量触发 模块2传来的信号选择通过的待测源选择模块3， 与待测源选择模块3相连并对待测源选择 模块 3 传来的信号进行延时测量的延时测量模块 4， 与延时测量模块 4 相连并对延时测量 模块 4 的延时测量信息进行存储的存储模块 5， 以及控制测量触发模块 2、 待测源选择模块 3 及存储模块 5 运行的控制模块 6。其中， 待测源选择模块 3 由信号选择模块 。
19、8 和复用器 7 组成。 0027 将该路径延时在线测量电路接入待测电路 1 中， 控制模块 6 将测量触发模块 2 置 于探针路径 ( 探针路径指的是从一个测量触发器到延时测量单元的路径， 也即待测信号被 引出而到达测量单元的路径 ) 延时测量模式， 以使之输出校准信号， 此信号沿探针路径传 播至延时测量模块 4 ； 待测源选择模块 3 依次选通各条路径， 且每次只选通一条。便可测量 得到各条探针路径的延时。然后， 控制模块 6 将控制路径延时在线测量电路进入在线延时 测量模式， 信号沿待测电路1中待测路径传播到达末端后， 被测量触发模块2引出进入该路 径延时在线测量电路， 并沿探针路径一直。
20、进入延时测量模块 4 进行延时测量。此时所测量 的延时值是待测路径和探针路径的总延时。最后， 从总延时中减去所测量到的探针路径的 延时， 便得到待测路径的延时。 0028 下面将具体介绍一下该路径延时在线测量电路的各个模块。 0029 请参考图1与图2， 测量触发模块2包括将待测电路1与待测源选择模块3隔绝开 来的多个测量触发器20。 该测量触发器20除了实现通常的扫描触发器的功能之外， 还能将 待测信号和校准信号按需引入延时测量模块。该测量触发器 20 包括输入选择器 (T1)21、 主 锁存器22、 从锁存器23、 第一反相器(E0)24、 第二反相器(E1)25及多路选择器(M0)26。。
21、 输入 选择器 21 的输出端与主锁存器 22 的输入端相连， 主锁存器 22 的输出端与从锁存器 23 的 输入端相连， 从锁存器23的输入端与第一反相器(E0)24的输入端相连， 主锁存器22及从锁 存器 23 的时钟信号端相互连接后与第二反相器 (E1)25 的输入端相连， 第一反相器 (E0)24 的输出端和第二反相器 (E1)25 的输出端分别与多路选择器 (M0)26 的两个输入端相连。其 中从锁存器 20 的输出端作为测量触发器 20 的输出端 Q， 多路选择器 (M0)26 的输出端作为 测量触发器20的M端， 多路选择器(M0)26的控制端作为测量触发器20的P端， 输入选择。
22、器 说 明 书 CN 102495349 A 5 4/9 页 6 (T1)21 的数据输入端 D 作为测量触发器 20 的 D 端。该测量触发器 20 与通常的扫描触发器 相比， 在硬件开销上多了三个门， 即两个反相器 (E0)24、 (E1)25 和一个多路选择器 (M0)26。 两个反相器(E0)24、 (E1)25的作用是将待测的功能电路1与待测源选择模块3隔绝开来， 从 而不干扰待测电路 1 的正常工作。在逻辑层面上， 待测电路 1 完全意识不到所附加的测量 电路， 依然按照所设计的功能工作， 从而简化了电路设计与运行。多路选择器 26 的作用是 对应于不同的测量模式， 输出待测信号或。
23、校准信号。 0030 该测量触发器 20 与通常的扫描触发器相比， 在输入、 输出端口上， 多了一个输入 端口 P 以及一个输出端口 M。端口 P 接入控制模块 6 的模式信号， 以选择探针路径延时测量 模式 (P 1) 或总延时测量模式 (P 0)。对应于不同的模式， 测量触发器 20 的 M 端输出 相应的校准信号或待测信号， 皆传输到延时测量模块 4 进行测量。 0031 当控制模块 6 控制测量触发器 20 处于探针路径延时测量模式 (P 1) 时， 测量触 发器 20 中的时钟信号 CK 被选择通过多路选择器 (M0)26( 即通过第二反相器 (E1)25 的信 号)， 并经由测量触。
24、发器20的M端输出。 延时测量模块4的一端始终与时钟信号相连， 因此， 此时两个输入信号的时间差即为探针路径延时， 也就意味着此时测量到探针路径的延时。 0032 当控制模块 6 控制测量触发器 20 处于总延时测量模式 (P 0) 时， 主锁存器 22(Master Latch)的输出经由第一反相器(E0)24， 被多路选择器(M0)26选通而引出测量触 发器 20 的 M 端， 也即意味着沿着待测路径传播至末端的信号被进一步引出测量触发器 20 的 M 端， 以输入到延时测量模块 4 进行延时测量。此时所测的即为待测路径与探针路径的 总延时。 0033 此处采用反相器实现待测电路 1 与待。
25、测源选择模块 3 的隔离， 在其它实施例中 也可将反相器变更为其它器件， 如与非门。此处， 测量触发器 20 从主锁存器 22(Master Latch) 输出位置 ( 即主锁存器 22 的输出端 ) 引出待测信号， 传送至第一反相器 (E0)24， 在 其它实施例中也可将待测信号的引出位置变更为其它合适位置， 如主锁存器 22 的输入端、 测量触发器 20 的数据输入端 D、 测量触发器 20 的输出端 Q 等位置。当利用测量触发器 20 的数据输入端 D、 测量触发器 20 的输出端 Q 引出待测信号时， 可以使用常用的触发器， 因为 此时可以在触发器外引出待测信号， 无需对触发器做内部的。
26、改变。 0034 请参考图 3， 在一个实施例中， 待测源选择模块 3 包括产生选择信号的信号选择模 块 8 和与信号选择模块 8 相连、 根据信号选择模块 8 的选择信号选通相应路径的复用器 7。 信号选择模块 8 包括判断输入信号是否发生逻辑值转变的逻辑值转变探测器 TD 和与逻辑 值转变探测器 TD 相连、 对优先级最高的信号进行编码的优先级编码器。此处采用多条路径 分享同一个延时测量电路的模式， 并保证每一时刻只有一条路径被选通进行延时测量， 以 避免冲突和干扰， 这样可大大降低路径延时在线测量电路的硬件数量与功耗。该待测源选 择模块 3 工作时， 首先探测每条待测路径在特定的时间窗口。
27、内是否存在逻辑值转变， 再从 存在逻辑值转变的路径中选择一条优先级最高的路径进行延时测量。 0035 具体来讲， 信号选择模块 8 产生一套选择信号， 以作为复用器 7 的控制信号， 来控 制复用器 7 选通相应的路径， 从而使得多路信号中只有一路信号通过复用器 7 继续传播。 该信号选择模块 8 主要有逻辑值转变探测器 TD(Transition Detector) 和优先级编码器 组成。从各个输出端口 M0、 M1、 .Mn出来的信号， 沿各自的探针路径到达待测源选择模块 3 后， 首先进入各自的逻辑值转变探测器TD。 当进入逻辑值转变探测器TD的输入信号在预定 说 明 书 CN 1024。
28、95349 A 6 5/9 页 7 的时间内发生逻辑值的转变时， 该逻辑值转变探测器 TD 的输出变为有效， 否则保持无效状 态。有效信号表示相应的路径发生了感兴趣的信号传播， 等待进行延时测量。然后， 在所有 发生逻辑值转变的路径中选择一条优先级最高的路径传输至延时测量模块进行延时测量。 0036 请参考图 4， 逻辑值转变探测器 TD 包括三个 PMOS 晶体管 P0、 P1、 P2， 五个 NMOS 晶体 管 N0、 N1、 N2、 N3、 和 N4， 及一个或非门 G0。逻辑值转变探测器 TD 的主要是探测在给定的时间 窗口内， 输入信号 D 是否发生了逻辑值的转变， 例如逻辑值从 0。
29、 变为 1、 或者从 1 变为 0。该 时间窗口的下界由输入信号 TL， 确定、 上界由输入信号 TU确定。当逻辑值转变时， 逻辑值转 变探测器 TD 输出 R 变为逻辑 1， 否则保持 0。 0037 请参看图 5， 该延时测量模块 4 包括多级延时测量电路 S0、 S1、 .Sn-1、 Sn。每级延 时测量电路具有信号输入端 DI， 信号输入端 CI， 延时输出端 DO， 延时输出端 CO 和结果输出 端 Q， 多级延时测量电路之间通过使当前级的信号输入端 DI 连接前级的延时输出端 DO， 当 前级的信号输入端 CI 连接前级的延时输出端 CO 形成级联结构， 且每级均通过结果输出端 Q。
30、 输出。该延时测量模块的设计是基于游标延时线的测量机理。两个输入信号 R 和 T 依次 通过延时测量模块 4 的每一级延时测量电路， 输入信号 R 和输入信号 T 两者之间的时间差 便会使得电路的各级输出 (Qn-Q0) 呈现不同的组合， 相应地， 综合电路各级的输出便可得到 延时测量的结果。该延时测量模块 4 可以采用时钟信号、 控制信号与同步信号其中之一作 为基准 ( 即与输入信号 R 和输入信号 T 之中的一个相连接 )。 0038 该延时测量模块 4 的各级延时测量电路 S0、 S1、 .Sn-1、 Sn详细设计如图 6 所示。 每一级电路包括第一缓冲器 (Bi)41、 第二缓冲器 (。
31、BD)42、 第三缓冲器 (B0)43、 第四缓冲器 (B1)44、 、 D 触发器 45 和多路选择器 46。其中第一缓冲器 (Bi)41、 第二缓冲器 (BD)42 串联， 且第一缓冲器(Bi)41的输出端连接第二缓冲器(BD)42的输入端， 第一缓冲器(Bi)41的输入 端作为延时测量电路的信号输入端 DI， 第一缓冲器 (Bi)41 的输出端与 D 触发器 45 的 D 端 相连， 第二缓冲器 (BD)42 的输出端作为延时测量电路的延时输出端延时输出端 DO。第三缓 冲器(B0)43、 第四缓冲器(B1)44相并联， 第三缓冲器(B0)43、 第四缓冲器(B1)44的输入端与 D 触。
32、发器 45 的 CK 端相连且作为延时测量电路的信号输入端 CI， 第三缓冲器 (B0)43、 第四缓 冲器 (B1)44 的输出端分别输入多路选择器 46 的两个输入端口， D 触发器 45 的 Q 端与多路 选择器 46 的控制端相连， 多路选择器 46 的输出端作为延时测量电路的延时输出端 CO， D 触 发器的 Q 端作为延时测量电路的结果输出端 Q。该延时测量电路利用 D 触发器在时钟上升 沿对输入数据进行取值的原理， 对两个输入信号的时间差进行比较而得到此级的输出， 并 根据比较的结果对此时间差进行相应的调整， 从而使得两个信号在通过此级后具有新的时 间差。 0039 请同时参考图。
33、 5 与图 6， 该延时测量模块 4 不同于通常的游标延时线。 0040 在基于游标延时线的设计中， 两个输入信号在各级电路中通过各自的延时线， 两 条延时线的延时并不相同， 其差值称为特征延时差。在目前的游标延时线设计中， 这两条 延时线在各级具有相同的特征延时差 d。而该延时测量模块中的各级具有按照指数分布 的特征延时差值， 即第 i 级中的特征延时差为 di d02i， 最末一级 ( 即第 0 级 ) 的为 d0。 相应的， 基于通常游标延时线的测量中， 测量结果的计算需要首先统计测量后输出为有效 的级数 m， 进而得到测量结果为 D md。而该延时测量模块无需后续统计， 各级的输出 (。
34、Qn.Q0)直接就是测量结果的二进制数值， D(Qn.Q0)2d0， 其中， 公式中小括号右下角 说 明 书 CN 102495349 A 7 6/9 页 8 的角标 2 表示二进制。由此可见， 该延时测量模块简化了电路设计和数值处理。 0041 通常的游标延时线中， 各级电路对两个输入信号的延时差进行固定的处理， 即输 出的延时差等于输入的延时差减去本级的特征延时差。而在该延时测量模块中， 如若两个 输入信号的延时差大于本级的特征延时差， 则输出的延时差等于输入的延时差减去本级的 特征延时差， 反之则保持不变。 0042 基于游标延时线的时间差测量， 其量程是各级电路特征延时差的总和， 而测。
35、量精 度取决于最小的特征延时差。该延时测量模块利用最末一级 ( 即第 0 级 ) 的小延时差实现 了高测量精度， 而利用指数增长的各级延时差实现了大量程， 减少了电路的级数。 0043 延时测量模块比较两个输入信号的时间差， 并将此时间差转化为数字化的值， 从 而方便之后的处理与存储。 另外， 延时测量模块的一端始终与时钟信号连接， 也就意味着每 个待测信号皆与此时钟信号进行时间差的比较。 延时测量模块的功能是将两个输入信号的 时间差进行数字化， 多种可实现于芯片上的延时测量模块都可以用于该延时测量模块。而 此处采用了一种新的延迟测量模块， 它能够更好地进行延时测量。该延迟测量模块的好处 为 。
36、： 以低硬件开销实现高测量精度， 并且能够将测量结果直接数字化为二进制数值， 简化了 后续处理。 0044 请参考图 7， 该路径延时在线测量电路的存储模块 5 并不是简单的存储每一次的 测量结果， 那样会导致极大的存储空间需要。在一个实施例中， 对于每个测量触发器 20， 仅 为其配备 2 个存储单元， 第一个存储单元存储路径延时的测量结果， 第二个存储单元存储 总延时的测量结果。例如， 如果采用 8 级的延时测量单元， 测量结果便为 8 位的二进制数， 每个测量触发器所需要的存储空间仅为 16 位， 或 2 个字节 (byte) ； 如若设置了 100 个测量 触发器， 仅需 200 字节。
37、存储空间。 0045 每次测量之后， 输入到存储模块 5 的信息包括 ： 此次测量的信号所来自的测量触 发器 20 编号、 测量类型 ( 探针路径延时、 总延时 )、 延时时间。存储模块 5 首先读取相应于 此测量触发器 20 的存储单元的内容 ( 即上一次的测量结果 ) 并进行比较， 仅当新的测量结 果大于存储值的时候， 才将存储单元的内容更新为新的测量结果 ( 长延时是集成电路性能 的决定性因素和电路监测的有用信息 )。 0046 存储模块 5 与延时测量模块 4 相连， 延时测量的结果被传输到存储模块 5 进行存 储。 如若没有对测量结果进行存储的存储模块5， 集成电路的主系统将不得不对。
38、每一次的测 量结果做出应对反应， 否则此次的测量数据将丢失而使得测量无意义。反之， 存储模块 5 的 存在， 使得集成电路的主系统仅需在需要的时候读取感兴趣的延时数值即可， 否则无需进 行任何操作， 这样的设计使得在提供了丰富在线延时信息的同时， 对主系统的负担增加很 少。 0047 由上可见， 本方案以极小的硬件开销， 实现了有价值的测量结果的存储， 从而对主 系统的负担增加很少。 0048 下面将介绍一下该路径延时在线测量电路的测量过程。 0049 该路径延时在线测量电路的测量过程包括探针路径的延时测量和总延时的测量 两个阶段。其中， 在每个测量阶段， 该路径延时在线测量电路实现延时测量的。
39、工作流程如 下 ： 0050 (1) 待测信号沿各自的探针路径传播到该路径延时在线测量电路的电路中。 说 明 书 CN 102495349 A 8 7/9 页 9 0051 (2) 待测信号首先到达待测源选择模块， 待测源选择模块的信号选择模块产生一 套选择信号， 以作为复用器的控制信号， 控制其选通相应的路径， 从而使得多路信号中只有 一路信号通过复用器而继续传播。 0052 (3) 选择出来的唯一一路信号继续传播至延时测量模块， 并在那进行延时测量。 0053 (4) 延时测量的结果输入到存储模块进行存储。 0054 其中， 探针路径指的是从一个测量触发器到延时测量单元的路径， 也即待测信。
40、号 被引出而到达测量单元的路径。在路径延时在线测量电路开始工作的时候， 各条探针路径 的延时首先被依次测量并存储。在探针路径延时测量阶段， 控制模块将各个测量触发器置 于探针路径延时测量模式， 以使之输出校准信号， 此信号沿探针路径传播至延时测量单元 ； 待测源选择模块的多路复用器依次选通各条路径， 且每次只选通一条。便可测量得到各条 探针路径的延时。此处是将测量触发器引出的时钟信号作为校准信号， 来进行探针路径延 时的测量。在其它实施例中也可以采用其它信号， 如控制信号、 同步信号等作为校准信号。 0055 对于总延时的测量阶段， 在进行了探针路径延时测量之后， 路径延时在线测量电 路的控制。
41、模块将控制路径延时在线测量电路进入在线延时测量模式。 信号沿电路中待测路 径传播到达末端后， 被各个测量触发器进一步引出， 沿探针路径一直进入延时测量模块进 行延时测量。此时所测量的延时值， 是待测路径和探针路径的总延时。 0056 探针路径的延时和总延时被存储在存储模块中， 在得到探针路径的延时测量和总 延时的测量结果后， 从总延时中减去所测量到的探针路径的延时， 便得到待测路径的延时。 0057 此处仅将待测电路末端连接到该路径延时在线测量电路中， 在进行延时测量中， 测量以及扣除这一条探针路径的延时。在一个实施例中， 也可以将待测电路的信号输入端 与信号输出端皆连接到该路径延时在线测量电。
42、路， 在进行延时测量中， 测量以及扣除与信 号输入端、 信号输出端两端分别相连的这两条探针路径的延时就可以得到待测电路的延 时。 0058 下面是利用该路径延时在线测量电路做了一些实验来验证该路径延时在线测量 电路的效果。 0059 请参考图 8， 在一个实验中， 我们对该路径延时在线测量电路的延时测量模块进行 了功能验证。 0060 延时测量模块的功能是将两个输入信号的时间差进行数字化。在本实验中， 延时 测量单元有 5 级 (S4 S3 S2 S1 S0) 构成， 各级的特征延时差分别为 0.32、 0.16、 0.08、 0.04、 0.02 纳秒， 设定两输入信号 Vin、 Vref的。
43、时间差为 0.45 纳秒。从图 8 中的波形可以看出， 测量 单元各级的输出为 Q4 Q3 Q2 Q1 Q0 1 0 1 1 0， 意味着测量结果为 D (Qn.Q0)2d0 (10110)20.02 0.44 纳秒。其中， 公式中小括号右下角的角标 2 表示二进制。该延时测 量结果与真实值 0.45 纳秒相比， 此测量值存在 -0.01 纳秒的误差。 0061 请参考图 9， 在一个实验中， 我们对该路径延时在线测量电路的测量精度进行验 证。 0062 在该实验中， 将该路径延时在线测量电路应用于ISCAS89的基准电路S38417进 行路径延时测量。相应于该实验所需的测量范围， 该实验实现。
44、了具有 7 级的测量单元， 其中 第 i 级的延时差为 di d02i 0.022i纳秒。对其中最长的 10 条路径的延时测量结果 如图所示。其中， 第一栏 No. 为路径序号 ； 第二栏 dsimu是从 SPICE 数据中所得到的路径延 说 明 书 CN 102495349 A 9 8/9 页 10 时， 可视为路径延时的真实值 d ； 第三栏 dp为利用该路径延时在线测量电路所得到的探针 路径延时的测量值 ； 第四栏 dt为利用该路径延时在线测量电路所得到的总延时的测量值 ； 第五栏 dCODA dt-dp， 为利用该路径延时在线测量电路所得到的待测路径延时的数值 ； 第六 栏 d dCO。
45、DA-dsimu， 为利用该路径延时在线测量电路所得到的测量结果的绝对误差 ； 第七 栏Err|d/dsimu|100， 为利用该路径延时在线测量电路所得到的测量结果的相对误 差。 0063 从实验结果可以看出， 利用该路径延时在线测量电路所得到的测量结果， 其绝对 误差在 -d0， d0 的范围内 ( 此项实验中 d0 0.02 纳秒 )， 因此， 该路径延时在线测量电路 具有很高的测量精度。 0064 请参考图 10， 在一个实验中， 我们对该路径延时在线测量电路的制造误差对测量 精度的影响进行验证。 0065 为了测试集成电路制造误差对该路径延时在线测量电路的影响， 特意通过蒙特卡 洛模。
46、拟的方式引入5范围的制造误差(电路中每个CMOS晶体管在每次模拟中所引入的误 差为随机值， 但最大不超过 5 )， 并在此范围的制造误差存在的情况下， 利用该路径延时 在线测量电路对每一个待测目标进行 1000 次的测试， 相应的测试结果的统计情况如图 10 所示。 0066 其中， 第一栏延时为待测的目标延时， 从0.8至1.15纳秒 ； 第二栏至第七栏测量误 差为具有不同误差的测量结果所占的比例。例如第三行第三栏的数值为 13， 意味着在对 0.8 纳秒的延时所做的 1000 次测量中， 具有 -40 皮秒 (ps) 误差的测量结果占有 13的比 例 ( 即 100013 130 次 )。。
47、 0067 从图 10 中的实验数据可以总结出， 近 85的测量结果其误差值在 0.02 纳秒的范 围内。而最大的误差为 0.06 纳秒， 所占的比例仅有 0.1。由此可见， 该路径延时在线测量 电路对制造误差不敏感， 即在制造误差存在的情况下， 依然可以获得高精度的延时测量结 果。 0068 本发明的该路径延时在线测量电路可实现在集成电路芯片上的无干扰的在线延 时测量。 在附加该路径延时在线测量电路之后， 集成电路依旧进行其本身的功能操作， 在逻 辑层面上完全没有意识到该路径延时在线测量电路的附加， 仅在需要的时候读取感兴趣的 数据即可。而该路径延时在线测量电路却可在电路工作的时候， 对电路。
48、进行无干扰的延时 测量， 所得到的是真正的电路工作之中的路径延时数值。这是因为该路径延时在线测量电 路通过该路径延时在线测量电路的测量触发器， 将功能电路与测量电路隔绝开来， 使得功 能电路的功能操作不受干扰。 0069 在该路径延时在线测量电路中， 通过将总延时减去探针路径延时而得到待测路径 延时的测量机理， 实现了高精度的测量， 这是因为该路径延时在线测量电路消除了探针路 径延时的不确定性。在芯片设计阶段并不能确定在最终制造出来的芯片中， 探针路径的走 向和长度， 也就无法确定其延时。 如若不能得到探针路径延时的准确数据， 将大大降低对待 测路径进行延时测量的精度， 甚至使得测量的结果毫无。
49、价值。该路径延时在线测量电路通 过测量触发器， 发送校准信号通过探针路径， 以测量延时路径的延时， 消除探针路径对待测 路径延时测量的干扰， 提高了测量的精度。 0070 另外， 该路径延时在线测量电路仅需路径末端连接到延时测量单元， 可以大大降 说 明 书 CN 102495349 A 10 9/9 页 11 低电路的布线开销， 尤其是在测量电路放置于靠近路径末端的情况下。该路径延时在线测 量电路利用最末一级 ( 即第 0 级 ) 的小延时差实现了高测量精度， 而利用指数增长的各级 延时差实现了大量程， 减少了电路的级数和硬件开销。 0071 以上所述实施例仅表达了本发明的几种实施方式， 其描述较为具体和详细， 但并 不能因此而理解为对本发明专利范围的限制。应当指出的是， 对于本领域的普通技术人员 来说， 在不脱离本发明构思的前提下， 还可以做出若干变形和改进， 这些都属于本发明的保 护范围。因此， 本发明。