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1、(10)申请公布号 CN 102651232 A (43)申请公布日 2012.08.29 CN 102651232 A *CN102651232A* (21)申请号 201110252228.6 (22)申请日 2011.08.30 10-2011-0018197 2011.02.28 KR G11C 11/409(2006.01) (71)申请人 海力士半导体有限公司 地址 韩国京畿道 (72)发明人 具岐峰 (74)专利代理机构 北京弘权知识产权代理事务 所 ( 普通合伙 ) 11363 代理人 郭放 许伟群 (54) 发明名称 半导体存储装置 (57) 摘要 本发明提供一种半导体存储装。
2、置， 包括 ： 存储 器单元阵列， 所述存储器单元阵列包括多个芯片 ； 控制电路， 所述控制电路被配置为控制存储器单 元阵列的内部操作 ； 电源电路， 所述电源电路被 配置为向控制电路供电 ； 以及模式设置电路， 所 述模式设置电路被配置为响应于时钟使能信号而 基于模式寄存器组命令和经由数据输入 / 输出焊 盘接收的数据来输出用于供电控制的标志信号。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 4 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 4 页 附图 3 页 1/2 页 2 1. 一种半导体存储装置，。
3、 包括 ： 存储器单元阵列， 所述存储器单元阵列包括多个芯片 ； 控制电路， 所述控制电路被配置为控制所述存储器单元阵列的内部操作 ； 电源电路， 所述电源电路被配置为向所述控制电路供电 ； 以及 模式设置电路， 所述模式设置电路被配置为响应于时钟使能信号而基于模式寄存器组 命令和经由数据输入 / 输出焊盘接收的数据来输出用于供电控制的标志信号。 2. 如权利要求 1 所述的半导体存储装置， 其中， 所述模式设置电路被配置为经由所述 数据输入 / 输出焊盘接收与失效芯片有关的数据， 并输出第一标志信号。 3. 如权利要求 2 所述的半导体存储装置， 其中， 所述第一标志信号被提供给所述控制 电。
4、路和所述电源电路。 4. 如权利要求 2 所述的半导体存储装置， 其中， 在所述时钟使能信号被激活时， 所述第 一标志信号响应于所述模式寄存器组命令和所述与失效芯片有关的信息而与所述时钟使 能信号的去激活定时同步地被激活， 并且无论所述时钟使能信号的电平如何也实质上保持 所述第一标志信号的激活状态。 5. 如权利要求 1 所述的半导体存储装置， 其中， 所述模式设置电路被配置为经由所述 输入 / 输出焊盘接收与以字节为单位的操作模式有关的信息， 并输出第二标志信号。 6. 如权利要求 5 所述的半导体存储装置， 其中， 所述第二标志信号被提供给所述控制 电路。 7. 如权利要求 5 所述的半导。
5、体存储装置， 其中， 在所述时钟使能信号被激活时， 所述第 二标志信号响应于所述模式寄存器组命令和所述与以字节为单位的操作模式有关的信息 而与所述时钟使能信号的去激活定时同步地被激活， 并且所述第一标志信号在所述时钟使 能信号被激活时被去激活。 8. 一种半导体存储装置包括 ： 存储器单元阵列， 所述存储器单元阵列包括多个芯片 ； 控制电路， 所述控制电路被配置为控制所述存储器单元阵列的内部操作 ； 电源电路， 所述电源电路被配置为向所述控制电路供电 ； 以及 模式设置电路， 所述模式设置电路被配置为响应于时钟使能信号而基于模式寄存器组 命令和经由数据输入 / 输出焊盘接收的与失效芯片有关的信。
6、息输出第一标志信号， 并基于 模式寄存器组命令和经由数据输入 / 输出焊盘接收的与以字节为单位的操作模式有关的 信息输出第二标志信号。 9. 如权利要求 8 所述的半导体存储装置， 其中， 所述第一标志信号被提供给所述控制 电路和所述电源电路。 10. 如权利要求 8 所述的半导体存储装置， 其中， 在所述时钟使能信号被激活时， 所述 第一标志信号响应于所述模式寄存器组命令和所述与失效芯片有关的信息而与所述时钟 使能信号的去激活定时同步地被激活， 并且无论所述时钟使能信号的电平如何也实质上保 持所述第一标志信号的激活状态。 11. 如权利要求 8 所述的半导体存储装置， 其中， 所述第二标志信。
7、号被提供给所述控制 电路。 12. 如权利要求 8 所述的半导体存储装置， 其中， 在所述时钟使能信号被激活时， 所述 权 利 要 求 书 CN 102651232 A 2 2/2 页 3 第二标志信号响应于所述模式寄存器组命令和所述与以字节为单位的操作模式有关的信 息而与所述时钟使能信号的去激活定时同步地被激活， 并且所述第一标志信号在所述时钟 使能信号被激活时被去激活。 权 利 要 求 书 CN 102651232 A 3 1/4 页 4 半导体存储装置 0001 相关申请的交叉引用 0002 本 申 请 要 求 2011 年 2 月 28 日 向 韩 国 知 识 产 权 局 提 交 的 。
8、韩 国 专 利 申 请 No.10-2010-0018197 的优先权， 其全部内容通过引用合并于此。 技术领域 0003 本发明的各实施例涉及半导体集成电路。更具体而言， 某些实施例涉及一种半导 体存储装置。 背景技术 0004 为了使半导体存储装置的容量最大化， 在半导体存储装置的一个模块中设置多个 芯片。 0005 图 1 是常见的半导体存储装置的配置图。 0006 如图 1 所示， 半导体存储装置包括控制器 12 和存储区 14。存储区 14 可以包括层 叠在其内的多个芯片。存储区 14 还可以包括一个或更多个冗余芯片， 以应对在特定的芯片 中发生失效， 以便替换失效的芯片。 0007。
9、 控制器12为存储区14提供时钟使能信号CKE、 时钟信号CLK、 命令CMD和地址ADD， 并经由 DQ 引脚传送 / 接收数据。 0008 例如， 当芯片 1 中发生失效时， 控制器 12 可以实质上防止访问芯片 1， 并可以在必 需要访问芯片 1 时容许访问冗余芯片中的一个。 0009 然而， 尽管由于访问路径已转至冗余芯片故在进一步的操作中不需要芯片 1， 但控 制 12 仍继续向失效芯片以及处于正常操作的芯片供电。也就是， 由于不必要的供电， 因此 半导体存储装置的总功耗增加。 0010 半导体存储装置的存储区可以如图 2 所示来配置。 0011 图 2 是说明包括多个存储列 (ra。
10、nk) 的存储区的图。 0012 图 2 所示的存储区 16 包括多个存储列， 每个存储列包括层叠在其内的多个芯片。 由于每个存储列还包括一个或更多个冗余芯片， 故可以利用冗余芯片来修复失效芯片。 0013 包括这种存储区 16 的存储装置可以执行关于所述多个存储列的交织 (interleave) 操作， 由此实现高速操作。 0014 在这种存储装置中， 可以由芯片选择信号 CS 选中一个存储列， 并且可以基于芯片 地址信号选中要访问的芯片。 此时， 控制器仍继续向未选中的芯片供电， 导致半导体存储装 置的功耗增加。 发明内容 0015 因此， 需要一种改进的半导体存储装置， 其能够有效地降低。
11、功耗。 0016 为了实现上述优点并根据本发明的目的， 如本文所实施并广义描述的， 本发明的 一个示例性方面可以提供一种半导体存储装置， 包括 ： 存储器单元阵列， 所述存储器单元阵 说 明 书 CN 102651232 A 4 2/4 页 5 列包括多个芯片 ； 控制电路， 所述控制电路被配置为控制存储器单元阵列的内部操作 ； 电 源电路， 所述电源电路被配置为向控制电路供电 ； 以及模式设置电路， 所述模式设置电路被 配置为响应于时钟使能信号而基于模式寄存器组命令(mode register set command)和经 由数据输入 / 输出焊盘接收的数据来输出用于供电控制的标志信号。 0。
12、017 在本发明的另一个示例性方面中， 一种半导体存储装置可以包括 ： 存储器单元阵 列， 所述存储器单元阵列包括多个芯片 ； 控制电路， 所述控制电路被配置为控制存储器单元 阵列的内部操作 ； 电源电路， 所述电源电路被配置为向控制电路供电 ； 以及模式设置电路， 所述模式设置电路被配置为响应于时钟使能信号而基于模式寄存器组命令和经由数据输 入 / 输出焊盘接收的与失效芯片有关的信息来输出第一标志信号， 并基于模式寄存器组命 令以及经由数据输入 / 输出焊盘接收的与以字节为单位的操作模式有关的信息来输出第 二标志信号。 0018 本发明的其它的目的和优点的一部分将在以下的描述中阐明， 一部分。
13、将从描述中 显然地得出， 或者可以通过对本发明的实践而习得。借助于所附权利要求中特别指出的要 素和组合可以了解并获得本发明的目的和优点。 0019 应当理解的是， 前述的概括性的描述以及以下的详细描述都是示例性并仅用于解 释说明的， 并非是对权利要求所限定的本发明的限制。 附图说明 0020 包含在本说明书中并构成说明书一部分的附图示出与本发明一致的各个实施例， 并且与说明书一起用于解释本发明的原理。 0021 图 1 是常见的半导体存储装置的配置图。 0022 图 2 是说明包括多个存储列的存储区的图。 0023 图 3 是说明根据本发明的一个示例性实施例的模式设置电路的图。 0024 图 。
14、4 是说明根据本发明的一个示例性实施例的模式设置过程的时序图。 0025 图 5 是说明图 3 所示的模式设置电路的一个例子的图。 0026 图 6 是根据本发明的一个示例性实施例的半导体存储装置的配置图。 具体实施方式 0027 现在将具体参考符合本公开的示例性实施方式， 附图中图示了本公开的例子。只 要可能， 将在全部附图中使用相同的附图标记来表示相同或相似的部分。 0028 图 3 是说明根据本发明的一个示例性实施例的模式设置电路的图。 0029 根据本实施例的模式设置电路 110 被配置为响应于时钟使能信号 CKE、 模式寄存 器设置 (MRS) 命令和 DQ 信号来输出第一标志信号 。
15、MPD0_F 和第二标志信号 MPD1_F。 0030 MRS 信号可以从状态机 120 提供。状态机 120 被配置为响应于时钟使能信号 CKE、 时钟信号CLK、 芯片选择信号CS、 地址信号ADD和命令CMD来确定存储装置的状态。 具体地， 状态机 120 可以被配置为基于所接收到的芯片选择信号 CS 和命令 CMD( 例如， RAS、 CAS、 WE 等 ) 的逻辑电平来产生用于激活存储器单元的字线的激活命令、 用于输入 / 输出存储器单 元的数据的读取 / 写入命令等。另外， 状态机 120 被配置为将地址信号 ADD 和命令 CMD 译 码， 并输出 MRS 命令。 说 明 书 C。
16、N 102651232 A 5 3/4 页 6 0031 模式设置电路 110 被配置为从状态机 120 接收 MRS 命令、 时钟使能信号 CKE 和 DQ 信号。根据本示例性实施例， DQ 信号可以包括与失效芯片有关的信号， 或与以字节为单位 的操作模式有关的信息。 0032 当从状态机 120 输入 MRS 命令并且输入与失效芯片有关的信息作为 DQ 信号时， 模 式设置电路 110 输出第一标志信号 MPD0_F 以允许切断针对失效芯片的全部供电。另外， 第 一标志信号 MPD0_F 被提供至失效芯片的外围电路、 核心电路和电源电路， 以允许将失效芯 片的操作所必需的内部供电切断。就此。
17、而言， 关闭针对失效芯片的供电的模式可以被称作 最大功率下降模式。 0033 另外， 当从状态机 120 输入 MRS 命令并且输入与以字节为单位的操作模式有关的 信息作为DQ信号时， 模式设置电路110输出用于将存储区的内部操作禁止的第二标志信号 MPD1_F。第二标志信号 MPD1_F 被提供至存储区的外围电路和核心电路， 以允许切断内部供 电。 在这种情况下， 可以不向电源电路提供第二标志信号MPD1_F。 因此， 当半导体存储装置 离开以字节为单位的操作模式时， 由于仅向外围电路或核心电路供电， 因此可以高速地稳 定电力。 0034 模式设置电路 110 可以如图 3 所示来配置。然而。
18、， 本发明并不局限于此。例如， 状 态机120可以被配置为内部地输出第一标志信号MPD0_F和第二标志信号MPD1_F。 此外， 模 式寄存器组译码器可以被配置为产生第一标志信号 MPD0_F 和第二标志信号 MPD1_F。 0035 图 4 是说明根据本发明的示例性实施例的模式设置过程的时序图。 0036 当芯片选择信号 CSB 被激活为低电平并且时钟使能信号 CKE 被激活为高电平时， 状态机 120 将地址信号 ADD 和命令 CMD 译码以产生 MRS 命令。 0037 当经由DQ焊盘输入与失效芯片有关的信息时， 模式设置电路110将MRS命令与DQ 信号进行逻辑组合并与时钟使能信号 。
19、CKE 的去激活定时同步地激活第一标志信号 MPD0_F。 这样， 即使时钟使能信号 CKE 再次被激活， 模式设置电路 110 也允许将第一标志信号 MPD0_ F 实质地保持在激活状态， 由此实质地防止向失效芯片供电。 0038 另外， 当经由 DQ 焊盘输入与以字节为单位的操作模式有关的信息时， 模式设置电 路 110 将 MRS 命令与 DQ 信号进行逻辑组合并与时钟使能信号 CKE 的去激活定时同步地激 活第二标志信号MPD1_F。 然后， 当输入有效命令诸如写入命令或读取命令时， 模式设置电路 110 将第二标志信号 MPD1_F 去激活。 0039 用于实质上防止对关于存储芯片的。
20、控制电路和电源电路的所有供电以及当再次 供电时用于稳定电力所需的时间至少要数百s。 然而， 当仅阻止用于控制电路的电力而对 电源电路的供电实质上保持在如本发明所述的以字节为单位的操作模式时， 由于仅花费数 百 s 用于稳定电力， 因此可以实现存储装置的高速操作。 0040 图 5 是说明图 3 所示的模式设置电路的一个例子的图。 0041 如图 5 所示， 模式设置电路 110 包括第一比较单元 112 和第二比较单元 114。 0042 第一比较单元 112 被配置为响应于时钟使能信号 CKE、 MRS 命令和 DQ 信号来输出 第一标志信号MPD0_F。 具体而言， 第一比较单元112可以。
21、包括与非门， 所述与非门在时钟使 能信号 CKE 被激活时将 MRS 命令与 DQ 信号进行组合以将第一标志信号 MPD0_F 激活， 并允 许即使时钟使能信号 CKE 从高态激活到低态也将第一标志信号 MPD0_F 实质上保持在激活 状态， 如图 4 的时序图所示。 说 明 书 CN 102651232 A 6 4/4 页 7 0043 第二比较单元 114 被配置为响应于时钟使能信号 CKE、 MRS 命令和 DQ 信号来输出 第二标志信号MPD1_F。 第二比较单元114可以包括或非门， 所述或非门在时钟使能信号CKE 被激活时将 MRS 命令与 DQ 信号进行组合以将第二标志信号 MP。
22、D1_F 激活， 并在时钟使能信 号 CKE 从高态激活至低态时将第二标志信号 MPD1_F 去激活， 如图 4 的时序图所示。 0044 图 6 是根据本发明的一个示例性实施例的半导体存储装置的配置图。 0045 根据本实施例的半导体存储装置 200 包括 ： 存储器单元阵列 210 ； 控制电路 220， 用于控制存储单元阵列 210 的内部操作 ； 电源电路 230， 用于为控制电路 220 的操作提供所 需的电力 ； 以及模式设置电路 110， 用于确定是否向控制电路 220 和电源电路 230 供电。 0046 存储器单元阵列 210 可以包括如图 1 和图 2 所示的多个芯片和多个。
23、存储列。 0047 控制电路 220 包括基于行的控制电路、 基于列的控制电路、 数据控制电路和同步 电路， 控制电路 220 控制如激活、 预充电或刷新的操作， 并且在提供与用于这些操作的外部 时钟同步的内部时钟时控制写入和读取操作。 0048 电源电路 230 包括核心电压发生电路、 泵浦电压发生电路和衬底偏置电压发生电 路， 并且电源电路 230 基于存储器单元阵列 210 的操作模式为控制电路 220 提供合适的电 压。 0049 模式设置电路 110 可以如图 3 和图 5 来配置。当用冗余芯片来替换组成存储器单 元阵列 210 的多个芯片中的失效芯片时， 模式设置电路 110 接收。
24、与失效芯片有关的信息作 为 DQ 信号， 并响应于时钟使能信号 CKE 和 MRS 命令而产生第一标志信号 MPD0_F。第一标志 信号 MPD0_F 被提供至控制电路 220 和电源电路 230， 以实质上防止向与未使用的失效芯片 的操作相关的控制电路 220 和电源电路 230 供电。 0050 另外， 当在以字节为单位的操作模式中使用存储器单元阵列 210 时， 模式设置电 路 110 接收与以字节为单位的操作模式有关的信息作为 DQ 信号， 并响应于时钟使能信号 CKE 和 MRS 命令来产生第二标志信号 MPD1_F。第二标志信号 MPD1_F 可以被提供至控制单 元220。 在这种。
25、情况下， 实质地保持对电源电路230的供电， 仅阻止对控制电路220的供电。 因此， 当存储器单元阵列离开以字节为单位的操作模式时， 由于仅执行对控制电路 220 的 供电， 因此可以减少用于稳定电力所需的时间。 0051 结果是， 在根据本实施例的半导体存储器装置中， 阻止了对失效芯片的所有供电， 使得可以将功耗最小化。此外， 可以基于半导体存储装置的操作模式而选择性地向控制电 路供电。因此， 可以实质上防止向不需要的电路供电， 并且高速地稳定电力， 带来半导体存 储装置的操作速度的改进。 0052 虽然以上已经描述了某些实施例， 但本领域的技术人员会理解这些描述的实施例 仅是示例性的。因此， 本文所述的半导体存储装置不应当限于描述的实施例。确切地说， 本 文所述的半导体存储装置应当仅根据所附权利要求书并结合以上说明书和附图来限定。 说 明 书 CN 102651232 A 7 1/3 页 8 图 1 图 2 说 明 书 附 图 CN 102651232 A 8 2/3 页 9 图 3 图 4 图 5 说 明 书 附 图 CN 102651232 A 9 3/3 页 10 图 6 说 明 书 附 图 CN 102651232 A 10 。