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1、(10)申请公布号 CN 101950746 A (43)申请公布日 2011.01.19 CN 101950746 A *CN101950746A* (21)申请号 201010234540.8 (22)申请日 2008.01.18 200810001065.2 2008.01.18 H01L 27/02(2006.01) H01L 23/522(2006.01) G02F 1/136(2006.01) (71)申请人 友达光电股份有限公司 地址 中国台湾新竹市 (72)发明人 萧嘉强 罗诚 胡至仁 (74)专利代理机构 北京律诚同业知识产权代理 有限公司 11006 代理人 梁挥 鲍俊萍 。
2、(54) 发明名称 像素结构 (57) 摘要 本发明公开了一种像素结构， 包括 ： 一扫描 线， 具有一分支 ； 一数据线， 与该扫描线交错排 列， 该分支位于该数据线下方， 且该分支与该数据 线重叠 ； 一半导体图案， 该半导体图案包括 ： 至少 二通道区， 位于该扫描线下方 ； 至少一掺杂区， 连 接于该些通道区之间 ； 一源极区与一漏极区 ； 以 及一像素电极， 与该漏极区电性连接， 该源极区连 接于其中一个通道区与该数据线之间， 而该漏极 区连接于另一个通道区与该像素电极之间。本发 明利用半导体图案的变化使半导体图案与扫描线 至少相交于两个区域， 而有助于降低多晶硅薄膜 晶体管的漏电流。
3、。 (62)分案原申请数据 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 6 页 附图 7 页 CN 101950750 A1/1 页 2 1. 一种像素结构， 其特征在于， 包括 ： 一扫描线， 具有一分支 ； 一数据线， 与该扫描线交错排列， 该分支位于该数据线下方， 且该分支与该数据线重 叠 ； 一半导体图案， 该半导体图案包括 ： 至少二通道区， 位于该扫描线下方 ； 至少一掺杂区， 连接于该些通道区之间 ； 一源极区与一漏极区 ； 以及 一像素电极， 与该漏极区电性连接， 该源极区连接于其中一个通道区与该数据线之间， 。
4、而该漏极区连接于另一个通道区与该像素电极之间。 2. 根据权利要求 1 所述的像素结构， 其特征在于， 至少一该通道区位于该分支下方， 并 且位于该分支下方的该通道区的长度与该分支的宽度相同。 3. 根据权利要求 1 所述的像素结构， 其特征在于， 该半导体图案包括一多晶硅图案。 4. 根据权利要求 3 所述的像素结构， 其特征在于， 该半导体图案还包括一电容电极， 与 该漏极区以及该像素电极电性连接， 该电容电极位于该像素电极下方。 5. 根据权利要求 4 所述的像素结构， 其特征在于， 还包括一共享电极， 配置于该电容电 极与该像素电极之间。 6. 根据权利要求 5 所述的像素结构， 其特。
5、征在于， 该电容电极与该分支分别位于该扫 描线的两侧。 7. 根据权利要求 1 所述的像素结构， 其特征在于， 该掺杂区的形状包括 L 形。 8. 根据权利要求 1 所述的像素结构， 其特征在于， 该半导体图案由该数据线的一第一 侧延伸至该数据线的一第二侧。 9. 根据权利要求 1 所述的像素结构， 其特征在于， 该通道区下方的部份该扫描线、 该源 极区与该漏极区构成一多晶硅薄膜晶体管。 权 利 要 求 书 CN 101950746 A CN 101950750 A1/6 页 3 像素结构 0001 本申请根据母案 ( 申请号 ： 2008100010652， 发明名称为像素结构 ) 所提出的。
6、分案 申请。 技术领域 0002 本发明涉及一种像素结构， 且尤其涉及一种具有多通道区的像素结构。 背景技术 0003 薄膜晶体管显示器 (Thin Film Transistor Liquid Crystal Display， TFT-LCD) 成为目前许多平面显示器中的主流。根据通道层材质的选择， 薄膜晶体管液晶显示器可 分为非晶硅薄膜晶体管 (amorphous silicon TFT) 液晶显示器及低温多晶硅薄膜晶体管 (Low-Temperature PolySilicon Thin FilmTransistor， LTPS-TFT) 液晶显示器等两种。 0004 由于低温多晶硅薄膜。
7、晶体管的电子迁移率可以达到 200cm2/V-sec 以上， 所以可使 薄膜晶体管元件所占面积更小以符合高开口率 (aperture) 的需求， 进而增进显示器的显 示亮度并减少整体的功率消耗问题。但相对来说， 低温多晶硅薄膜晶体管也具有较高的漏 电流 (leakage current)( 约为 10-9微安培 )， 而且容易在漏极 (drain) 诱发热载子效应 (hot carrier effect)， 进而导致元件退化。 因此， 现今多在低温多晶硅薄膜晶体管中的通 道区与源极/漏极的间加入浅掺杂漏极(Light Doped Drain， 简称LDD)或是利用多重通道 区的设计， 以避免上。
8、述问题。 0005 图1为现有技术的多晶硅薄膜晶体管液晶显示器的像素结构。 请参照图1， 像素结 构 100 包括扫描线 110、 数据线 120、 多晶硅层 130 以及透明像素电极 140。扫描线 110 具有 至少一 L 型分支 112， 且多晶硅层 130 与 L 型分支 112 相交以形成第一通道区 132 以及第 二通道区 134。另外， 低温多晶硅层 130 的两端分别有源极区 136 与漏极区 138， 以形成多 通道设计的多晶硅薄膜晶体管 150。数据线 120 电性连接源极区 136， 而透明像素电极 140 则电性连接漏极区138。 此外， 多晶硅层130与像素电极140。
9、重迭的部份更构成一储存电容 152。因为多通道的设计， 低温多晶硅薄膜晶体管 150 在关闭的状态下具有较低的漏电流， 而有助于提升像素结构 100 的质量。然而， L 型分支 112 的配置却会影响储存电容 152 所 配置的位置并使得像素结构 100 的显示开口率下降。 发明内容 0006 本发明所要解决的技术问题在于提供一种像素结构， 以解决多通道设计的多晶硅 薄膜晶体管使像素结构的显示开口率受到限制的问题。 0007 为实现上述目的， 本发明提出一种像素结构， 包括 ： 一扫描线， 具有一分支 ； 一数 据线， 与该扫描线交错排列， 该分支位于该数据线下方， 且该分支与该数据线重叠 ；。
10、 一半导 体图案， 该半导体图案包括 ： 至少二通道区， 位于该扫描线下方 ； 至少一掺杂区， 连接于该 些通道区之间 ； 一源极区与一漏极区 ； 以及一像素电极， 与该漏极区电性连接， 该源极区连 接于其中一个通道区与该数据线之间， 而该漏极区连接于另一个通道区与该像素电极之 说 明 书 CN 101950746 A CN 101950750 A2/6 页 4 间。 0008 其中， 至少一该通道区位于该分支下方， 并且位于该分支下方的该通道区的长度 与该分支的宽度相同。 0009 其中， 该半导体图案包括一多晶硅图案。 0010 其中， 该半导体图案还包括一电容电极， 与该漏极区以及该像素。
11、电极电性连接， 该 电容电极位于该像素电极下方。 0011 其中， 还包括一共享电极， 配置于该电容电极与该像素电极之间。 0012 其中， 该电容电极与该分支分别位于该扫描线的两侧。 0013 其中， 该掺杂区的形状包括 L 形。 0014 其中， 该半导体图案由该数据线的一第一侧延伸至该数据线的一第二侧。 0015 其中， 该通道区下方的部份该扫描线、 该源极区与该漏极区构成一多晶硅薄膜晶 体管。 0016 而且， 为实现上述目的， 本发明提出一种像素结构， 配置于一基板上并与一扫描线 及一数据线电性连接， 该像素结构包括 ： 一半导体图案， 该半导体图案包括 ： 一 U 型掺杂区 ； 至。
12、少二通道区， 该至少二通道区由连接该 U 型掺杂区两端的半导体图案与该扫描线相交形 成， 并且， 该至少两通道区位于该扫描线下方， 其中该些通道区具有不同的宽度长度比值 ； 一源极区与一漏极区 ； 以及一像素电极， 与该漏极区电性连接， 其中该源极区连接于其中一 个通道区与该数据线之间， 而该漏极区接于另一个通道区与该像素电极之间 ； 其中， 该扫 描线在不同的通道区上方具有不同的宽度， 且各该通道区的一长度与该扫描线的一宽度相 等。 0017 其中， 该扫描线具有一分支， 该分支垂直于该扫描线。 0018 其中， 至少一该通道区位于该分支下方， 且位于该分支下方的该通道区的长度与 该分支的宽。
13、度相同。 0019 其中， 该半导体图案包括一多晶硅图案。 0020 其中， 该半导体图案还包括一电容电极， 与该漏极区以及该像素电极电性连接， 该 电容电极位于该像素电极下方。 0021 其中， 还包括一共享电极， 配置于该电容电极与该像素电极之间。 0022 其中， 该通道区下方的部份该扫描线、 该源极区与该漏极区构成一多晶硅薄膜晶 体管。 0023 本发明利用半导体图案的变化使半导体图案与扫描线至少相交于两个区域， 而有 助于降低多晶硅薄膜晶体管的漏电流。 另外， 本发明将扫描线的分支设置于数据线下方， 可 以进一步避免像素结构的显示开口率受影响。整体而言， 本发明所提供的像素结构具有高。
14、 显示开口率且像素结构中的多晶硅薄膜晶体管具有良好的电性。 0024 以下结合附图和具体实施例对本发明进行详细描述， 但不作为对本发明的限定。 附图说明 0025 图 1 为现有技术的多晶硅薄膜晶体管液晶显示器的像素结构示意图 ； 0026 图 2 为本发明的一实施例的像素结构示意图 ； 0027 图 3 绘示为本发明的另一实施例的像素结构示意图 ； 说 明 书 CN 101950746 A CN 101950750 A3/6 页 5 0028 图 4 绘示为本发明的再一实施例的像素结构示意图 ； 0029 图 5A 与图 5B 为本发明的又一实施例的两种像素结构示意图 ； 0030 图 6 。
15、绘示为本发明的再一实施例的像素结构示意图。 0031 其中， 附图标记 ： 0032 100、 200、 300、 400、 500、 600 ： 像素结构 0033 110、 210、 410、 510 ： 扫描线 0034 112、 412、 512 ： 分支 0035 120、 220、 520 ： 数据线 0036 130 ： 多晶硅层 0037 132、 134、 232A、 232B、 332A、 332B、 332C、 432、 532A、 532B、 632A、 632B、 632C ： 通道区 0038 136、 236、 336、 536 ： 源极区 0039 138、 2。
16、38、 538 ： 漏极区 0040 140、 240、 540 ： 像素电极 0041 150、 250、 350、 450、 550、 650 ： 多晶硅薄膜晶体管 0042 152 ： 储存电容 0043 230、 330、 530、 630 ： 半导体图案 0044 234、 334A、 334B、 434A、 434B、 534、 634A、 634B ： 掺杂区 0045 252、 552 ： 电容电极 0046 560 ： 共享电极 0047 L、 L1、 L2 ： 长度 0048 Td、 Ts ： 接触窗 0049 D、 D1、 D2、 D3 ： 宽度 具体实施方式 0050 。
17、图2为本发明的一实施例的像素结构。 请参照图2， 像素结构200电性连接一扫描 线 210 及一数据线 220， 其中扫描线 210 及数据线 220 交错排列。像素结构 200、 扫描线 210 以及数据线 220 例如是配置于一基板上 ( 未绘示 )。像素结构 200 包括一半导体图案 230 以及一像素电极 240。半导体图案 230 包括至少二通道区 232A、 232B、 至少一掺杂区 234 以 及一源极区236与一漏极区238。 通道区232A、 232B位于扫描线210下方， 其中通道区232A 与通道区 232B 具有不同的宽度长度比值。掺杂区 234 连接于通道区 232A。
18、 与通道区 232B 之间。像素电极 240 与漏极区 238 电性连接， 其中源极区 236 连接于通道区 232A 与数据线 220 之间， 而漏极区 238 接于通道区 232B 与像素电极 240 之间。 0051 位于通道区 232A 与通道区 232B 下方的部份扫描线 210 在像素结构 200 中可视为 栅极， 以控制像素结构 200 的开启与关闭。另外， 半导体图案 230 例如是由多晶硅材质制作 而成， 也就是说半导体图案 230 为一多晶硅图案。因此， 通道区 232A 与通道区 232B 下方的 部份扫描线 210、 源极区 236 与漏极区 238 共同构成一多晶硅薄。
19、膜晶体管 250。当多晶硅薄 膜晶体管250关闭时， 通道区232A、 232B中多晶硅图案的晶粒接口可能引发漏电流的现象， 而影响像素结构 200 的质量。为了解决多晶硅薄膜晶体管 250 关闭时可能引发漏电流的问 题， 多重通道设计的概念被提出。然而， 由先前技术可知， 为了多重通道设计而设置由扫描 说 明 书 CN 101950746 A CN 101950750 A4/6 页 6 线 210 沿伸出来的分支会影响像素结构 200 的显示开口率。所以， 本发明在此提出利用半 导体图案 230 的折曲结构以达到多通道的设计。 0052 本实施例的半导体图案 230 例如具有多重折曲的结构，。
20、 并与扫描线 210 重迭于多 个区域而构成多重通道。半导体图案 230 为透明图案， 因此像素结构 200 的显示开口率不 会因本实施例的多重通道的设计而受到影响。也就是说， 本实施例的像素结构 200 不易有 漏电流的现象发生， 同时可以维持良好的显示开口率。 0053 半导体图案230例如具有U型的掺杂区234， 并且连接U型掺杂区234两端的半导 体图案 230 与扫描线 210 相交， 而构成通道区 232A 与通道区 232B。通过这样的设计使多晶 硅薄膜晶体管 250 有多个通道区 232A 与 232B， 以提升多晶硅薄膜晶体管 250 的电性特性。 0054 详细而言， 多晶。
21、硅薄膜晶体管 250 开启时， 电流在通道区 232A 与 232B 的传输方向 例如是垂直于扫描线 210 的延伸方向。所以， 扫描线 210 的宽度 D1、 D2 会影响通道区 232A、 232B 的长度 L1、 L2。一般来说， 通道区 232A、 232B 的长度 L1、 L2 越长则有助于降低多晶硅 薄膜晶体管 250 的漏电流。因此， 为了增加通道区 232B 的长度 L2， 扫描线 210 位于通道区 232B 中宽度 D2 例如是大于扫描线 210 在其它区域的宽度 D1。当然， 在其它实施例中， 为了 增加通道区 232A 的长度 L1， 也可以使扫描线 210 在通道区 。
22、202A 中的宽度变宽。 0055 半导体图案230还包括一电容电极252， 其与漏极区238以及像素电极240电性连 接， 且电容电极252位于像素电极240下方。 实际上， 在本实施例中掺杂区234、 源极区236、 漏极区238与电容电极252是由掺杂的多晶硅材质所构成。 在其它实施例中， 像素结构200 可以还包括一共享电极 ( 未绘示 )， 配置于电容电极 252 与像素电极 240 之间。另外， 漏极 区 238 是通过接触窗 Td 与像素电极 240 电性连接， 而源极区 236 是通过接触窗 Ts 与数据 线 220 电性连接。在本实施例中， 接触窗 Td 与接触窗 Ts 是位。
23、于扫描线 210 的同一侧， 而半 导体图案 230 大致折曲成一 U 型以与扫描线 210 相交于通道区 232A 与通道区 232B。 0056 当然， 接触窗 Td 与接触窗 Ts 也可以是位于扫描线 210 相对的两侧。图 3 绘示为 本发明的另一实施例的像素结构。请参照图 3， 像素结构 300 与像素结构 200 的设计相似， 其中像素结构 300 的接触窗 Td 与接触窗 Ts 是位于扫描线 210 相对的两侧。另外， 像素结 构 300 的半导体图案 330 具有三个通道区 332A、 332B、 332C 以及两个 U 型的掺杂区 334A、 334B。此时， 通道区 332。
24、A、 332B、 332C 下方的部份扫描线 210、 源极区 236 与漏极区 238 共同 构成一多晶硅薄膜晶体管 350。 0057 在本实施例中， 扫描线210与半导体图案330相交的部份分别具有不同的宽度D1、 D2 及 D3。所以， 通道区 332A、 通道区 332B 及通道区 332C 可以具有不同的宽度长度比值。 实务上， 扫描线210对应于通道区332A、 332B、 332C中的宽度D1、 D2、 D3可以大于扫描线210 在其它区域中的宽度， 以使多晶硅薄膜晶体管 350 具有较好的电性特性。此外， 半导体图案 330 例如为多晶硅材质所制成， 而多晶硅材质具有可透光的。
25、特性。因此， 本实施例中折曲状 半导体图案 330 的结构可以达到多重通道的设计， 并同时使像素结构 300 具有良好的显示 开口率。 0058 图 4 绘示为本发明的再一实施例的像素结构。请参照图 4， 像素结构 400 与图 2 的 像素结构 200 相似， 数据线 420 与扫描线 410 交错排列， 其不同之处在于， 扫描线 410 具有 一分支 412， 且分支 412 与半导体图案 230 相交。半导体图案 230 与分支 412 相交的部分构 成通道区 432， 而掺杂区 434A 与 434B 则分别是位于通道区 232A 与通道区 432 之间， 以及 说 明 书 CN 10。
26、1950746 A CN 101950750 A5/6 页 7 通道区 232B 与通道区 432 之间。实务上， 本实施例的半导体图案 230 与图 2 的半导体图案 230的外型相同， 而由于分支412的设计而使像素结构400中具有三个通道区232A、 232B及 432。另外， 掺杂区 434A 与 434B 的外型也由 U 型改变成两个 L 型。 0059 像素结构 400 利用与像素结构 200 相同的半导体图案 230 以形成三个通道区 232A、 232B及432， 则通道区232A、 232B及432下方的部份扫描线410、 源极区236与漏极区 238 共同构成一多晶硅薄膜晶。
27、体管 450。因为多重通道的设计而使多晶硅薄膜晶体管 450 在关闭状态下不易发生漏电流的现象。 0060 此外， 分支 412 为一矩形图案， 相较于现有技术的 L 型分支 112 而言， 本实施例的 设计有助于使像素结构 400 保有良好的显示开口率。分支 412 与电容电极 252 分别位于扫 描线 410 的两侧， 所以电容电极 252 的配置位置及面积不会受到分支 142 的影响。也就是 说， 随着不同的设计需求， 电容电极 252 可配置在扫描线 410 与数据线 220 所围区域的任何 位置上。另外， 分支 412 的延伸方向垂直于扫描线 410 的延伸方向， 而分支 412 下。
28、方的通道 区 432 的长度与分支 412 的宽度 D 相同。因此， 扫描线 410 与分支 412 的线宽变化可使各 通道区 232A、 232B 及 432 之间有不同的长度宽度比值。本实施例利用与半导体图案 230 相 同的设计使像素结构 400 具有两个以上的通道区 232A、 232B 及 432， 以提升像素结构的质 量。 0061 图 5A 与图 5B 为本发明的又一实施例的两种像素结构。请参照图 5， 像素结构 500 包括一扫描线 510、 一数据线 520、 一半导体图案 530 以及一像素电极 540。扫描线 510 及数 据线 520 交错排列并且扫描线 510 具有一。
29、分支 512， 且分支 512 位于数据线 520 下方。半导 体图案530包括至少二通道区532A、 532B、 至少一掺杂区534以及一源极区536与一漏极区 538。 0062 通道区 532A、 532B 位于扫描线 510 下方， 其中通道区 532A、 532B 具有不同的宽度 长度比值。掺杂区 534 连接于通道区 532A 与 532B 之间。像素电极 540 与漏极区 538 电性 连接， 而源极区 536 连接于通道区 532A 与数据线 520 之间。另外， 漏极区 538 连接于通道 区 532B 与像素电极 540 之间。进一步而言， 本实施例的掺杂区 534 具有 。
30、L 型的外型， 其中 掺杂区 534 连接于通道区 532A 与通道区 532B 之间。通道区 532A 与通道区 532B 下方的部 份扫描线 510、 源极区 536 与漏极区 538 共同构成一多晶硅薄膜晶体管 550。 0063 在本实施例中， 半导体图案 530 由数据线 520 的第一侧延伸至数据线 520 的第二 侧。半导体图案 530 的源极区 536 例如是通过接触窗 Ts 与数据线 520 电性连接， 而漏极区 538 则是通过接触窗 Td 与像素电极 540 电性连接。像素结构 500 中， 接触窗 Ts 与接触窗 Td 是位于扫描线 510 相对的两侧。因此， 本实施例。
31、的半导体图案 530 的折曲结构横越数据 线 520、 扫描线 510 及分支 512 的两侧以与扫描线 510 及其分支 512 重迭于多个区域。所 以， 像素结构 500 具有多个通道区 532A 与 532B， 以有助于减低多晶硅薄膜晶体管 550 在关 闭状态下发生漏电流的情形。简言之， 像素结构 500 具有良好的质量。另外， 扫描线 510 的 分支 512 位于数据线 520 下方， 可进一步避免像素结构 500 的显示开口率受到影响。 0064 分支 512 的延伸方向垂直于扫描线 510 的延伸方向， 且分支 512 下方的通道区 532B 的长度 L2 与分支 512 的宽。
32、度 D1 相同。因此， 本实施例中通道区 532A 与 532B 的长度 L2、 L1 分别与扫描线 510 的宽度及分支 512 的宽度 D1、 D2 有关。若扫描线 510 与分支 512 的宽度 D1、 D2 越宽， 则越可有效降低多晶硅薄膜晶体管 550 的漏电流。 说 明 书 CN 101950746 A CN 101950750 A6/6 页 8 0065 另外， 为了稳定像素结构500进行显示时的显示电压， 半导体图案530可以还包括 一位于像素电极 540 下方的电容电极 552， 其与漏极区 538 以及像素电极 540 电性连接。更 进一步来说， 请参照图 5B， 像素结构。
33、 500 也可以配置有共享电极 560 于像素电极 540 与电 容电极 552 之间。由于扫描线 510 的分支 512 位于数据线 520 下方， 所以共享电极 560 与 电容电极 552 的位置不会受到分支 512 的配置而影响， 进一步使共享电极 560 与电容电极 552 的位置设计较具有弹性。 0066 图 6 绘示为本发明的再一实施例的像素结构。请参照图 6， 像素结构 600 与像素 结构 500 相似， 其差异在于半导体图案 630 与半导体图案 530 的外型不同。像素结构 600 的半导体图案 630 包括三通道区 632A、 632B、 632C 以及二掺杂区 634。
34、A、 634B。此外， 掺杂区 634A、 634B 连接于通道区 632A、 632B 与 632C 之间。源极区 538 连接于通道区 632A 与数据 线 520 之间， 而漏极区 638 连接于通道区 632C 与像素电极 540 之间。另外， 电容电极 552 与分支 512 分别位于扫描线 510 的两侧。 0067 在本实施例中， 扫描线 510 的分支 512 的延伸方向垂直于扫描线 510 的延伸方向， 而分支 512 下方的通道区 632B 的长度 L 与分支 512 的宽度 D 相同。因此， 扫描线 510 与其 分支 51 的宽度 D2 越宽时， 通道区 632A、 6。
35、32B 与 632C 可具有较长的通道长度， 以提升多晶 硅薄膜晶体管 650 的电性特性。 0068 分支 512 位于数据线 520 下方， 所以像素结构 600 的设计中仅扫描线 510 与数据 线 520 的主要线路部份为遮光膜层。因此， 像素结构 600 具有高显示开口率。另外， 半导体 图案 630 由数据线 520 的第一侧延伸至第二侧， 以与扫描线 510 及其分支 512 相交于多个 区域， 也就是通道区 632A、 632B 与 632C。半导体图案 630 的三个通道区 632A、 632B 与 632C 间由 L 型的掺杂区 634A、 634B 所连接。源极区 536。
36、、 漏极区 538 以及位于通道区 632A、 632B 与 632C 下方的部份扫描线 510 共同构成一多晶硅薄膜晶体管 650。在这样的设计下， 多晶 硅薄膜晶体管 650 具有多重通道， 因此关闭状态时， 不易发生漏电流的现象， 而有助于使像 素结构 600 具有良好的质量。 0069 综上所述， 本发明利用不同的半导体图案设计， 使像素结构中具有多个通道区， 同 时将扫描线的分支设置于数据线下方。因此， 像素结构的显示开口率不会因扫描线的分支 而受到限制。也即， 本发明的像素结构具有高显示开口率。另外， 本发明的像素结构中， 半 导体图案与扫描线重迭于多个区域而形成多个通道区， 有助。
37、于降低像素结构中多晶硅薄膜 晶体管在关闭状态时产生漏电流的情形。 整体而言， 本发明的像素结构具有高显示开口率， 同时也具有良好的质量。 0070 当然， 本发明还可有其它多种实施例， 在不背离本发明精神及其实质的情况下， 熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形， 但这些相应的改变和变 形都应属于本发明所附的权利要求的保护范围。 说 明 书 CN 101950746 A CN 101950750 A1/7 页 9 图 1 说 明 书 附 图 CN 101950746 A CN 101950750 A2/7 页 10 图 2 说 明 书 附 图 CN 101950746 A CN 101950750 A3/7 页 11 图 3 说 明 书 附 图 CN 101950746 A CN 101950750 A4/7 页 12 图 4 说 明 书 附 图 CN 101950746 A CN 101950750 A5/7 页 13 图 5A 说 明 书 附 图 CN 101950746 A CN 101950750 A6/7 页 14 图 5B 说 明 书 附 图 CN 101950746 A CN 101950750 A7/7 页 15 图 6 说 明 书 附 图 CN 101950746 A 。