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1、(10)申请公布号 CN 104317770 A (43)申请公布日 2015.01.28 CN 104317770 A (21)申请号 201410588087.9 (22)申请日 2014.10.28 G06F 15/167(2006.01) G06F 13/16(2006.01) (71)申请人 天津大学 地址 300072 天津市南开区卫津路 92 号 (72)发明人 史再峰 刘江明 庞科 周佳慧 姚素英 李斌桥 (74)专利代理机构 天津市北洋有限责任专利代 理事务所 12201 代理人 刘国威 (54) 发明名称 用于众核处理系统的数据存储结构及数据访 问方法 (57) 摘要 本发。
2、明涉及计算机技术领域， 为解决众核处 理器数据存储延迟大、 传输效率低而导致的无法 继续提升众核计算单元阵列并行计算效率的问 题， 提出一种用于众核处理系统的数据存储结构， 给出用于所述的众核处理系统的数据存储结构的 数据访问方法， 从而降低众核处理系统的访存代 价， 提高的访存效率， 进而大大提高众核处理器的 并行处理性能。为此， 本发明采取的技术方案是， 用于众核处理系统的数据存储结构， 包括 ： 全局 共享存储器， 外部数据传输控制器， 内部数据传输 控制器。本发明主要应用于计算机设计制造。 (51)Int.Cl. 权利要求书 1 页 说明书 6 页 附图 7 页 (19)中华人民共和国。
3、国家知识产权局 (12)发明专利申请 权利要求书1页 说明书6页 附图7页 (10)申请公布号 CN 104317770 A CN 104317770 A 1/1 页 2 1. 一种用于众核处理系统的数据存储结构， 其特征是， 包括 ： 全局共享存储器， 外部数 据传输控制器， 内部数据传输控制器 ： 所述全局共享存储器， 具有存储主控核通过所述外部 数据传输控制器读写的数据以及存储众核计算单元阵列通过所述内部数据传输控制器读 写的数据的功能， 并作为每个众核计算单元都可以读写的存储器 ； 所述全局共享存储器包 括 n 个数据存储单元， n 为正整数， 所述的 n 个数据存储单元具有完全一样的。
4、结构， 每个所 述数据存储单元具有1至2组端口， 端口包括 ： 数据端口、 地址端口以及读写控制、 片选控制 端口 ； 外部数据传输控制器以及内部数据传输控制器通过相应的数据线、 地址线及读写控 制信号连接至每个数据存储单元对应的端口 ； 每个所述数据存储单元均可以通过任意地址 访问其中的数据 ； 每个所述数据存储单元都可被各个众核计算单元间接连接访问， 其数据 位宽与众核计算单元的数据位宽一致 ； 每个所述数据存储单元都可以被主控核间接连接访 问。 2. 如权利要求 1 所述的用于众核处理系统的数据存储结构， 其特征是， 所述外部数据 传输控制器， 具有实现主控核与全局共享存储器之间数据交互。
5、的功能， 具体包括高位译码， 用于根据主控核命令中的地址信息选通某一个数据存储单元， 实现对数据存储单元指定地 址的数据发出读写请求以及传输数据 ； 其中数据来源和去向是主控核， 或者是外部存储器。 3. 如权利要求 1 所述的用于众核处理系统的数据存储结构， 其特征是， 所述内部数据 传输控制器， 具有实现众核计算单元阵列与全局共享存储器之间数据交互的功能， 具体包 括高位译码， 用于根据主控核命令中的地址信息选通某一个数据存储单元， 实现对数据存 储单元指定地址的数据发出读写请求以及传输数据。 4. 一种用于众核处理系统的数据访问方法， 其特征是， 包括下列步骤 ： 在众核计算单 元阵列正。
6、在执行某个指令包的计算任务时， 这里指令包包括指令包和配置包， 众核计算单 元阵列会通过所述内部数据传输控制器在一段时间对所述全局共享存储器中对应的某一 个所述数据存储单元 R 进行反复的读写操作， 此时其他数据存储单元并不会因为这一个数 据存储单元 R 被占用而进入等待状态， 主控核还能够通过所述外部数据传输控制器对其他 数据存储单元进行合适的读写操作， 且只能在一个时间点上对其中一个数据存储单元进行 读取数据或者写入数据操作。 5. 如权利要求 4 所述的用于众核处理系统的数据访问方法， 其特征是， 所述读取数据 操作指的是， 在众核计算单元阵列完成当前指令包之前的 a 个指令包的计算任务。
7、时， 已经 将需要返回给主控核的数据通过所述内部数据传输控制器写入到 b 个数据存储单元中， a、 b 为正整数 , 此时主控核就能够通过所述外部数据传输控制器以一定顺序将这些数据读 取。 6. 如权利要求 4 所述的用于众核处理系统的数据访问方法， 其特征是， 所述的写入数 据操作指的是， 如果众核计算单元需要执行后续的指令包， 且执行这些指令包所需的初始 数据与当前众核计算单元阵列正在计算的数据无关， 且这些初始数据需要来源于外部， 那 么此时主控核就可以通过所述外部数据传输控制器将所需的这些初始数据以一定顺序写 入到 c 个数据存储单元中， 且在某一个时间点上被写入的数据存储单元不能是 。
8、： 当前正在 被众核计算单元阵列读写的数据存储单元 R、 待主控核读取返回值的数据存储单元、 已经写 入待处理的初试数据而未被众核计算单元阵列处理过的数据存储单元， c 为正整数。 权 利 要 求 书 CN 104317770 A 2 1/6 页 3 用于众核处理系统的数据存储结构及数据访问方法 技术领域 0001 本发明涉及计算机技术领域， 特别涉及一种用于众核处理系统的数据存储结构及 数据访问方法。 技术背景 0002 众核处理器是一种新的并行处理器架构， 与传统的通用单核处理器相比处理能力 显著提升， 与专用集成电路芯片相比在保证高效率的同时又不失灵活性， 具有较强的科研 与实用价值。多。
9、媒体信息处理和现代通信信息处理都具有数据密集、 计算密集等大规模并 行性的特点， 众核处理器在这些信息的处理上具有显著的优势。 0003 众核处理器是一个广泛的概念， 存在多种实现形式， 可重构处理器就是其中一种。 一种现有的典型众核处理系统结构如图 1 所示。主要由主控核、 众核计算单元阵列模块、 全 局共享存储器、 1-2 个数据控制器、 外部存储器组成。现有的这类众核处理器处理信息时以 指令包或者配置包作为基本执行单位， 每更新一次指令包或配置包， 众核处理器的各个计 算单元以及计算单元的互连结构可能需要重构一次。在执行某个指令包或者配置包时， 计 算单元阵列的各个计算单元会根据计算需求。
10、对共享全局存储器进行反复的读写 ； 在两个指 令包或配置包的执行间隙， 主控核会控制数据控制器读取计算单元阵列在上一个指令包或 配置包计算完成并存储在全局共享存储器中的数据， 然后将下一个指令包或配置包执行时 所需的初始数据写入到全局共享存储器中。 0004 在过去的近半个世纪的内， 处理器的性能提升基本按照摩尔定律快速提升， 而内 存性能的提升速度却始终追赶不上处理器发展的脚步， 每年只有 10左右的提升。长期累 积下来， 不均衡的发展速度造成了当前内存的存取速度严重滞后于处理器的计算速度， 内 存瓶颈导致高性能处理器难以发挥出应有的功效， 这对日益增长的高性能计算尤其是高性 能并行计算造成。
11、了极大的制约。这种严重阻碍处理器性能发挥的内存瓶颈被命名为 “内存 墙” (Memory Wall)。 0005 众核处理器虽然并行计算的效率非常高， 但由于受到全局共享存储器 “内存墙” 这 一瓶颈的制约， 处理器整体性能无法得到进一步的提升。现有众核处理系统中的存储器结 构存在一种重要的访存瓶颈 ： 主控核控制数据控制器对全局共享存储器中的数据进行整体 的一次性读取或者写入时， 众核计算单元阵列处于无法有效工作的等待状态 ； 而在执行某 个指令包或配置包时， 主控核又无法提前准备好众核计算单元阵列在下一个指令包或配置 包所需要的初始数据。 发明内容 0006 为了克服现有技术的不足， 解决。
12、众核处理器数据存储延迟大、 传输效率低而导致 的无法继续提升众核计算单元阵列并行计算效率的问题， 提出一种用于众核处理系统的数 据存储结构， 给出用于所述的众核处理系统的数据存储结构的数据访问方法， 从而降低众 核处理系统的访存代价， 提高的访存效率， 进而大大提高众核处理器的并行处理性能。为 说 明 书 CN 104317770 A 3 2/6 页 4 此， 本发明采取的技术方案是， 用于众核处理系统的数据存储结构， 包括 ： 全局共享存储器， 外部数据传输控制器， 内部数据传输控制器 ： 所述全局共享存储器， 具有存储主控核通过所 述外部数据传输控制器读写的数据以及存储众核计算单元阵列通过。
13、所述内部数据传输控 制器读写的数据的功能， 并作为每个众核计算单元都可以读写的存储器 ； 所述全局共享存 储器包括 n 个数据存储单元， n 为正整数， 所述的 n 个数据存储单元具有完全一样的结构， 每个所述数据存储单元具有1至2组端口， 端口包括 ： 数据端口、 地址端口以及读写控制、 片 选控制端口 ； 外部数据传输控制器以及内部数据传输控制器通过相应的数据线、 地址线及 读写控制信号连接至每个数据存储单元对应的端口 ； 每个所述数据存储单元均可以通过任 意地址访问其中的数据 ； 每个所述数据存储单元都可被各个众核计算单元间接连接访问， 其数据位宽与众核计算单元的数据位宽一致 ； 每个所。
14、述数据存储单元都可以被主控核间接 连接访问。 0007 所述外部数据传输控制器， 具有实现主控核与全局共享存储器之间数据交互的功 能， 具体包括高位译码， 用于根据主控核命令中的地址信息选通某一个数据存储单元， 实现 对数据存储单元指定地址的数据发出读写请求以及传输数据 ； 其中数据来源和去向是主控 核， 或者是外部存储器。 0008 所述内部数据传输控制器， 具有实现众核计算单元阵列与全局共享存储器之间数 据交互的功能， 具体包括高位译码， 用于根据主控核命令中的地址信息选通某一个数据存 储单元， 实现对数据存储单元指定地址的数据发出读写请求以及传输数据。 0009 用于众核处理系统的数据访。
15、问方法， 包括下列步骤 ： 在众核计算单元阵列正在执 行某个指令包的计算任务时， 这里指令包包括指令包和配置包， 众核计算单元阵列会通过 所述内部数据传输控制器在一段时间对所述全局共享存储器中对应的某一个所述数据存 储单元 R 进行反复的读写操作， 此时其他数据存储单元并不会因为这一个数据存储单元 R 被占用而进入等待状态， 主控核还能够通过所述外部数据传输控制器对其他数据存储单元 进行合适的读写操作， 且只能在一个时间点上对其中一个数据存储单元进行读取数据或者 写入数据操作 ： 0010 所述读取数据操作指的是， 在众核计算单元阵列完成当前指令包之前的 a 个指令 包的计算任务时， 已经将需。
16、要返回给主控核的数据通过所述内部数据传输控制器写入到 b 个数据存储单元中， a、 b 为正整数 , 此时主控核就能够通过所述外部数据传输控制器以一 定顺序将这些数据读取。 0011 所述的写入数据操作指的是， 如果众核计算单元需要执行后续的指令包， 且执行 这些指令包所需的初始数据与当前众核计算单元阵列正在计算的数据无关， 且这些初始数 据需要来源于外部， 那么此时主控核就可以通过所述外部数据传输控制器将所需的这些初 始数据以一定顺序写入到 c 个数据存储单元中， 且在某一个时间点上被写入的数据存储单 元不能是 ： 当前正在被众核计算单元阵列读写的数据存储单元 R、 待主控核读取返回值的 数。
17、据存储单元、 已经写入待处理的初试数据而未被众核计算单元阵列处理过的数据存储单 元， c 为正整数。 0012 与已有技术相比， 本发明的技术特点与效果 ： 0013 本发明提供的一种用于众核处理系统的数据存储结构及数据访问方法， 使得众核 处理系统在工作过程中能够根据主控核的调配使得主控核以及众核计算单元阵列能够对 说 明 书 CN 104317770 A 4 3/6 页 5 同时对全局共享存储器进行访问， 提高了众核处理系统的数据存储和传输效率， 增强了众 核处理系统的性能。 0014 本发明的其他优点可能会在下面的描述中部分给出， 部分将从下面的描述中变得 明显， 或通过本发明的实践了解。
18、到。 附图说明 0015 图 1 一种现有的典型众核处理系统结构。 0016 图 2 本发明的众核处理系统的数据存储结构示意图。 0017 图 3 根据本发明的一个实施例的众核处理系统的数据存储结构示意图。 0018 图 4 根据本发明的一个实施例的全局共享存储单元示意图。 0019 图 5 根据本发明的一个实施例的外部数据传输控制器示意图。 0020 图 6 根据本发明的一个实施例的内部数据传输控制器示意图。 0021 图 7 一种现有众核处理系统中数据存储结构执行数据读写的过程示意图。 0022 图 8 根据本发明一个实施例的并行执行主控核以及众核计算单元阵列同时对全 局共享存储器中不同数。
19、据存储单元的数据读写的过程示意图。 0023 图 9 一种现有的众核处理系统存储结构和方法下的时间分配效率图。 0024 图 10 根据本发明的一个实施例中的众核处理系统存储结构和方法下的时间分配 效率图。 具体实施方式 0025 本发明的技术方案如下 ： 0026 根据本发明的第一个目的提出一种用于众核处理系统的数据存储结构， 用于实现 MN(M,N 均为正整数 ) 众核计算单元阵列 ( 计算单元的分布以 M 行 N 列的形式分布 ) 与系 统主控核以及外部存储单元之间的数据交互， 如图 2 所示， 包括全局共享存储器 100， 外部 数据传输控制器 200， 内部数据传输控制器 300。 。
20、0027 所述全局共享存储器， 具有存储主控核通过所述外部数据传输控制器读写的数据 以及存储众核计算单元阵列通过所述内部数据传输控制器读写的数据的功能， 并作为每个 众核计算单元都可以读写的存储器。 0028 所述全局共享存储器包括 n 个 (n 为正整数 ) 数据存储单元， 所述的 n 个数据存储 单元具有完全一样的结构， 每个所述数据存储单元具有1至2组端口， 端口包括 ： 数据端口、 地址端口以及读写控制、 片选控制端口。外部数据传输控制器以及内部数据传输控制器通 过相应的数据线、 地址线及读写控制信号连接至每个数据存储单元对应的端口 ； 每个所述 数据存储单元均可以通过任意地址访问其中。
21、的数据 ； 每个所述数据存储单元都可被各个众 核计算单元间接连接访问， 其数据位宽与众核计算单元的数据位宽一致 ； 每个所述数据存 储单元都可以被主控核间接连接访问。 0029 所述外部数据传输控制器， 具有实现主控核与全局共享存储器之间数据交互的功 能， 具体包括根据主控核命令利用地址的高位译码后对于某一个数据存储单元的选通功 能， 对数据存储单元指定地址的数据发出读写请求以及传输数据的功能。其中数据来源和 去向可以是主控核， 也可以是外部存储器。 说 明 书 CN 104317770 A 5 4/6 页 6 0030 所述内部数据传输控制器， 具有实现众核计算单元阵列与全局共享存储器之间数。
22、 据交互的功能， 与外部数据传输控制器功能和机构基本一致， 具体包括根据主控核命令用 地址的高位译码后对于某一个数据存储单元的选通功能， 对数据存储单元指定地址的数据 发出读写请求以及传输数据的功能。 0031 根据本发明的第二个目的提出一种适用于所述的众核处理系统数据存储结构的 数据访问方法， 使得整个系统能够并行执行主控核以及众核计算单元阵列同时对全局共享 存储器中不同数据存储单元的数据读写， 具体的实施方案为 ： 在众核计算单元阵列正在执 行某个指令包 ( 后文均理解为指令包或配置包 ) 的计算任务时， 众核计算单元阵列会通过 所述内部数据传输控制器在一段时间对所述全局共享存储器中对应的。
23、某一个所述数据存 储单元 R 进行反复的读写操作， 此时其他数据存储单元并不会因为这一个数据存储单元 R 被占用而进入等待状态， 主控核可以通过所述外部数据传输控制器对其他数据存储单元进 行合适的读写操作， 且只能在一个时间点上对其中一个数据存储单元进行读取数据或者写 入数据操作 ： 0032 所述读取数据操作指的是， 在众核计算单元阵列完成当前指令包之前的a个(a为 正整数 ) 指令包的计算任务时， 已经将需要返回给主控核的数据通过所述内部数据传输控 制器写入到 b 个 (b 为正整数 ) 数据存储单元中， 此时主控核就可以通过所述外部数据传输 控制器以一定顺序将这些数据读取。 0033 所。
24、述的写入数据操作指的是， 如果众核计算单元需要执行后续的指令包， 且执行 这些指令包所需的初始数据与当前众核计算单元阵列正在计算的数据无关， 且这些初始数 据需要来源于外部， 那么此时主控核就可以通过所述外部数据传输控制器将所需的这些初 始数据以一定顺序写入到 c 个 (c 为正整数 ) 数据存储单元中， 且在某一个时间点上被写入 的数据存储单元不能是 ： 当前正在被众核计算单元阵列读写的数据存储单元 R、 待主控核 读取返回值的数据存储单元、 已经写入待处理的初试数据而未被众核计算单元阵列处理过 的数据存储单元 )。 0034 所述的读取数据操作与写入数据操作在时间顺序上没有固定的先后关系。。
25、 0035 下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件， 标号的末位数字 仅用于描述序号， 而不能理解为某种意义上的顺序或理解为指示、 暗示相对重要性。 下面通 过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而不能理解为对本发明的限制。 0036 在本发明的描述中， 需要理解的是， 术语 “前端” “后端” “内部” “外部” 等指示方 位或位置关系为基于附图所示的方位或位置关系， 仅是为了便于本发明和简化描述， 而不 是指示或暗示所指的装置或元件必须具有特点的方位、 以特定的方位构造和操。
26、作， 因此不 能理解为对本发明的限制。需要说明的是， 除非另有明确的规定和限定， 术语 “连接” 应做 广义理解， 例如可以是固定连接， 也可以是可拆卸连接， 或一体式连接 ； 可以是机械连接， 也 可以是电连接 ； 可以是直接相连接， 也可以具体情况理解上述术语在本发明中的具体含义。 0037 图 3 为根据本发明的一个实施例的众核处理系统的数据存储结构示意图。 0038 如图 3 所示， 根据本发明实施例的众核处理系统的数据存储结构， 包括全局共享 存储器100， 外部数据传输控制器200， 内部数据传输控制器300。 本实施例中的全局共享存 储器包含 2 个数据存储单元， 分别为数据存储。
27、单元 400 和数据存储单元 401 ； 图中还包括本 说 明 书 CN 104317770 A 6 5/6 页 7 发明以外的众核处理系统的其他结构， 如主控核 ARM7， 外部存储器以及 44 的众核计算单 元阵列， 这些结构都是为了更好的解释本发明， 而不能理解为对本发明的限制。 0039 具体的， 如图4所示， 全局共享存储器100用于存储主控核通过外部数据传输控制 器 200 为支持众核计算单元计算所读写的初始数据， 以及存储众核计算单元阵列通过内部 数据传输控制器 300 为返回主控核所读写的数据。在本发明的实施例中全局共享存储器 100中包含2个数据存储单元400和401， 这两。
28、个数据存储单元具有完全一样的结构， 具有2 组端口， 端口包括 ： 数据端口 (D0-D4)、 地址端口 (A0-A9) 以及读写控制、 片选控制端口。一 组端口用于与前端的外部数据传输模块连接， 一组端口用于与后端的内部数据传输模块连 接 ； 这两个存储单元均可以通过任意地址访问其中的数据 ； 这两个数据存储单元都可被各 个众核计算单元连接访问， 其数据位宽与众核计算单元的数据位宽一致， 均为 32bit， 容量 为 1024 ； 这两个数据存储单元都可以被主控核连接访问。在具体的实施例中， 数据存储单 元可以用标准双口 RAM 实现。 0040 具体的， 如图5所示， 外部数据传输控制器2。
29、00具有实现主控核与全局共享存储器 100 之间数据交互的功能， 具体为根据主控核命令对于某一个数据存储单元 (400/401) 的 地址选通功能， 通过高位的地址(如图中的A10)译码后， 形成对数据存储单元的选通信号， 进而对数据存储单元指定地址 ( 地 10 位地址 A0-A9) 的数据发出读写请求 , 并通过数据线 D0-D4 传输数据。其中数据来源和去向可以是主控核， 也可以是外部存储器。 0041 具体的， 如图6所示， 内部数据传输控制器300具有实现众核计算单元阵列与全局 共享存储器 100 之间数据交互的功能， 具体包括根据主控核命令对于某一个数据存储单元 (400/401)。
30、 的地址选通功能， 数据存储单元指定地址的数据发出读写请求以及传输数据的 功能。其中数据来源和去向为众核计算单元阵列。其结构和功能与外部数据传输单元基本 一致。 0042 图 7 为现有的众核处理系统中数据存储结构执行数据读写的过程示意图。图 8 为 根据本发明一个实施例的用于众核处理系统数据存储结构中， 关于并行执行主控核以及众 核计算单元阵列同时对全局共享存储器 100 中不同数据存储单元的数据读写的过程示意 图。 0043 具体地， 如图 7 所示， 现有的执行方法流程中， 由于主控核为了将初始计算数据写 入共享存储器或将返回值从共享存储器中读出而占用了的共享存储器， 众核计算单元阵列 。
31、无法连续不间断的高效计算， 使得整个众核处理系统的性能无法得到进一步的提高。而如 图 8 所示的实施例， 并行执行主控核以及众核计算单元阵列对全局共享存储器中不同数据 存储单元的数据读写方法主要包括 ： 0044 S401， 主控核通过外部数据传输控制器 200 将数据写入全局共享存储器 100 的一 个数据存储单元 400/401 中。S402， 众核计算单元阵列执行当前指令包并在此期间反复读 写数据存储单元 400/401。S403， 在 S402 执行的同时， 主控核通过外部数据传输控制器 200 将众核计算单元阵列在下一个指令包需要用到的数据写入到全局共享存储器 100 的另一 个数据。
32、存储单元 401/400 中。S404， 在 S402 和 S403 都完成以后 ( 通常 S402 所需时间远大 于 S403 所需时间 )， 众核计算单元阵列马上转入执行下一个指令包， 并在此期间反复读写 数据存储单元401/400。 S405， 在S404执行的同时， 主控核通过外部数据传输控制器200将 上一个指令包计算产生并存储于数据存储单元 400/401 的返回值读取。如果需要继续执行 说 明 书 CN 104317770 A 7 6/6 页 8 下个指令包， 且需要新的初始计算数据， 那么在S406中， 主控核会在S405完成以后， 在S404 执行的同时， 通过外部数据传输控。
33、制器 200 将下一个指令包需要用到的数据写入到全局共 享存储器 100 的数据存储单元 400/401 中， 并等待 S404 的完成后， 切换数据存储单元 ( 比 如众核计算单元阵列正在反复读写的数据存储单元为 401， 那接下来的一个指令包中， 众核 计算单元阵列反复读写的数据存储单元切换为 400) ； 如果不需要继续执行下个指令包或 者不需要新的初始计算数据， 那么就跳出如图 8 所示的循环。如图 8 所示， 本发明的提出的 存储器访问方法的一个实施例流程即为反复循环以上对数据存储单元400和401的交替读 写过程， 直到所有计算任务完成， 跳出循环。 0045 通过以上方法， 可以。
34、使得众核处理系统对于数据存储传输的效率大大提高， 从而 提升众核处理系统的性能。图 9 为现有的一种众核处理系统中数据存储结构和方法下的时 间分配效率图， 可以看到在主控核对全局共享存储器读写时， 众核计算单元阵列处于空闲 等待状态， 无法高效利用其高性能的并行计算优势 ； 而在众核计算单元阵列计算的时候， 主 控核又无法提前准备好后续指令包所需的初始数据。 0046 图 10 为根据以上所述的本发明所提出的众核处理系统的数据存储结构以及数据 访问方法的这一个实施例下的时间分配效率图。 可以看到在主控核对全局共享存储器的一 个数据存储单元进行数据读写时， 完全不会妨碍众核计算单元阵列的计算以及。
35、对另一个数 据存储单元的反复读写操作 ； 反之， 众核计算单元阵列进行计算和反复读写一个数据存储 单元的同时， 主控核可以利用这段时间从另一个数据存储单元中将上个指令包计算的返回 值读取并可以将后续指令包就算所需的初始数据写入， 提高了系统整体对于时间的利用效 率， 一定程度上解决了系统共享存储器存在 “内存墙” 制约的这一问题， 进而提高了系统的 处理性能。 0047 在众核处理系统工作的过程中， 在进行本发明提到的外部数据传输控制器对外部 存储器进行数据读写的步骤时， 具体的读取过程需要遵循相关总线协议 ( 如 AHB 协议 )， 本 发明无需赘述 0048 在本说明书的描述中， 参考术语。
36、 “一个实施例” “示例” 等描述意指结合该实施例 或示例描述的具体特征、 结构、 材料或者特点包含于本发明的至少一个实施例或示例中。 在 本说明书中， 对上述术语的示意性表述不一定指的是相同的实施例或示例。 而且， 描述的具 体特征、 结构、 材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。 0049 尽管已经示出和描述了本发明的实施例， 本领域的普通技术人员可以理解 ： 在不 脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、 修改、 替换和变型， 本 发明的范围由权利要求书及其等同限定。 说 明 书 CN 104317770 A 8 1/7 页 9 图 1 图 2 说 明 书 附 图 CN 104317770 A 9 2/7 页 10 图 3 图 4 说 明 书 附 图 CN 104317770 A 10 3/7 页 11 图 5 图 6 说 明 书 附 图 CN 104317770 A 11 4/7 页 12 图 7 说 明 书 附 图 CN 104317770 A 12 5/7 页 13 图 8 说 明 书 附 图 CN 104317770 A 13 6/7 页 14 图 9 说 明 书 附 图 CN 104317770 A 14 7/7 页 15 图 10 说 明 书 附 图 CN 104317770 A 15 。