基于查找表的QCLDPC码的并行编码器和编码方法.pdf

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1、(10)申请公布号 CN 102938652 A (43)申请公布日 2013.02.20 C N 1 0 2 9 3 8 6 5 2 A *CN102938652A* (21)申请号 201210474355.5 (22)申请日 2012.11.21 H03M 13/11(2006.01) (71)申请人苏州威士达信息科技有限公司 地址 215163 江苏省苏州市高新区科灵路 78号苏高新软件园7号楼102 (72)发明人张鹏 蔡超时 杨刚 王菲 (54) 发明名称 基于查找表的QC-LDPC码的并行编码器和编 码方法 (57) 摘要 本发明涉及一种解决QC-LDPC码并行编码的 方案，其特。

2、征在于，所述QC-LDPC并行编码器主要 由寄存器、查找表、bc位二输入异或门和b位二输 入异或门四部分组成。本发明提供的QC-LDPC并 行编码器，能充分利用FPGA逻辑资源中的查找表 功能，在保持编码速度不变的条件下有效减少资 源需求，具有控制简单、资源消耗少、功耗小、成本 低等优点。 (51)Int.Cl. 权利要求书1页 说明书3页 附图2页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 3 页 附图 2 页 1/1页 2 1.一种QC-LDPC码的并行编码器，QC-LDPC码的生成矩阵G是由at个bb阶循 环矩阵G i，j 构成的阵列，其中，。

3、a、t和b皆为正整数，t=a+c，1ia，1jt，a被分 解为a=ux，u和x皆为非1的正整数，生成矩阵G对应码字(s,p)，G的前a块列对应的是 信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段， 即s=(s 1 ,s 2 ,s a )，第i段信息向量s i =(s i,1 ,s i，2 ,s i,b )，校验向量p被等分为c段，即 p=(p 1 ,p 2 ,p c )，其特征在于，所述编码器包括以下部件： 寄存器R 1 R t ，寄存器R 1 R a 用于缓存信息向量s=(s 1 ,s 2 ,s a )，寄存器R a+1 R t 用 于计算和存储校验向量p=(。

4、p 1 ,p 2 ,p c )； 查找表L 1 L x ，分别并行输入u位信息比特构成的向量h m =s mu-u+1 , k ，s mu-u+2,k ，,s mu， k ，并行输出bc位向量v m ，其中，1mx，1kb； bc位二输入异或门B 1 B x-1 ，将向量v 1 v x 加在一起，得到向量v x+1 ； b位二输入异或门A 1 A c ，A l 将向量v x+1 的第l段连续b比特累加到寄存器R a+l 中，其 中，1lc。 2.如权利要求1所述的并行编码器，其特征在于，所述查找表L 1 L x 分别完成不同的 u位信息比特与子块首行矩阵F 1 F x 的乘积，查找表L m 的。

5、输入是h m ，每一路输出是h m 与子块 首行矩阵F m 对应列的乘积，总输出构成了向量v m 。 3.如权利要求1所述的并行编码器，其特征在于，所述向量v x+1 中的每个元素是向量 h 1 ,h 2 ,h x 与块首行矩阵F对应列的乘积，v x+1 是向量h 1 ,h 2 ,h x 与块首行矩阵F的 乘积。 4.一种QC-LDPC码的并行编码方法，QC-LDPC码的生成矩阵G是由at个bb阶 循环矩阵G i，j 构成的阵列，其中，a、t和b皆为正整数，t=a+c，1ia，1jt，a被 分解为a=ux，u和x皆为非1的正整数，生成矩阵G对应码字(s,p)，G的前a块列对应的 是信息向量s，。

6、后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段， 即s=(s 1 ,s 2 ,s a )，第i段信息向量s i =(s i,1 ,s i,2 ,s i,b )，校验向量p被等分为c段，即 p=(p 1 ,p 2 ,p c )，其特征在于，所述编码方法包括以下步骤： 第1步，输入信息向量s，保存至寄存器R 1 R a ，清零寄存器R a+1 R t ； 第2步，寄存器R 1 R a 串行左移1次，查找表L 1 L x 分别输入向量h 1 h x 和输出向量 v 1 v x ，bc位二输入异或门B 1 B x-1 对向量v 1 v x 求和，得到向量v x+1 ，b位二输入异或。

7、门A l 将向量v x+1 的第l段b比特与寄存器R a+l 串行循环左移1次的结果相加，和存回寄存器R a+l ， 其中，1lc； 第3步，重复第2步b次，完成后，寄存器R 1 R a 存储的是信息向量s=(s 1 ,s 2 ,s a )， 寄存器R a+1 R t 存储的是校验向量p=(p 1 ,p 2 ,p c )； 第4步，并行输出码字(s,p)。 权 利 要 求 书CN 102938652 A 1/3页 3 基于查找表的 QC-LDPC 码的并行编码器和编码方法 技术领域 0001 本发明涉及通信领域，特别涉及一种通信系统中QC-LDPC码编码器的并行实现方 法。 背景技术 0002。

8、 由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避 免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。 0003 低密度奇偶校验（Low-Density Parity-Check,LDPC）码以其逼近Shannon限的优 异性能成为信道编码领域的研究热点。准循环LDPC码（Quasic-LDPC，QC-LDPC）码是一种 特殊的LDPC码，其编码可采用移位寄存器加累加器（Shift-Register-Adder-Accumulator ,SRAA）加以实现。 0004 SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由at个bb 阶。

9、循环矩阵G i，j （1ia,1jt）构成的阵列，t=a+c。与信息向量对应的一部分生 成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。a路并行SRAA法 完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二 输入异或门。当采用FPGA实现高速编码时，如此多的资源需求意味着功耗大、成本高。 发明内容 0005 针对QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本发明提 供了一种基于查找表的并行编码方法，充分利用FPGA逻辑资源中的查找表功能，能在保持 编码速度不变的前提下，有效减少资源需求。 0006 如图1所示，QC-。

10、LDPC码的并行编码器主要由4部分组成：寄存器、查找表、bc位 二输入异或门和b位二输入异或门。整个编码过程分4步完成：第1步，输入信息向量s， 保存至寄存器R 1 R a ，清零寄存器R a+1 R t ；第2步，寄存器R 1 R a 串行左移1次，查找表 L 1 L x 分别输入向量h 1 h x 和输出向量v 1 v x ，bc位二输入异或门B 1 B x-1 对向量v 1 v x 求 和，得到向量v x+1 ，b位二输入异或门A l （1lc）将向量v x+1 的第l段b比特与寄存器 R a+l 串行循环左移1次的结果相加，和存回寄存器R a+l ；第3步，重复第2步b次；第4步，并 。

11、行输出码字(s,p)。 0007 本发明提供的QC-LDPC并行编码器，能在保持编码速度不变的前提下有效减少资 源需求，从而达到降低硬件成本和功耗的目的。 0008 关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。 附图说明 0009 图1是QC-LDPC码的并行编码器整体结构； 0010 图2比较了传统的a路并行SRAA法与本发明的资源消耗。 说 明 书CN 102938652 A 2/3页 4 具体实施方式 0011 下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。 0012 QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由。

12、循环矩阵 构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一 行都是上一行（首行是末行）循环右移一位的结果；从列的角度看，循环矩阵的每一列都是 前一列（首列是末列）循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的 集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G 是由at个bb阶循环矩阵G i，j （1ia,1jt）构成的阵列： 0013 0014 G（或H）的连续b行和b列分别被称为块行和块列。假设g i，j （1ia,a+1jt）是循环矩阵G i，j 的首行，那么可按照如下方式定义abc阶块首 行矩阵F： 。

13、0015 0016 F是由生成矩阵G后c块列中所有循环矩阵的首行构成的，可视为由bc个a维列 向量组成的。假设a不是素数，可被分解为a=ux，其中，u和x皆为非1的正整数。那么，块 首行矩阵F的第u(m-1)+1um（1mx）行构成了一个ubc阶矩阵，称之为子块首行 矩阵，记作F m 。F m 可视为由bc个u维列向量构成的。 0017 生成矩阵G对应码字(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是 校验向量p。以b比特为一段，信息向量s被等分为a段，即s=(s 1 ,s 2 ,s a )；校验向量p被 等分为c段，即p=(p 1 ,p 2 ,p c )。对于第i（1ia）段信。

14、息向量s i ，有s i =(s i,1 ,s i,2 , ,s i,b )。 0018 由式(1)、(2)和循环矩阵的特点，图1给出了QC-LDPC码的并行编码器，它主要由 寄存器、查找表、bc位二输入异或门和b位二输入异或门四种功能模块组成。 0019 寄存器R 1 R a 用于缓存信息向量s=(s 1 ,s 2 ,s a )，寄存器R a+1 R t 用于计算和 存储校验向量p=(p 1 ,p 2 ,p c )。 0020 查找表L 1 L x 均有u位输入和bc位输出，分别完成不同的u位信息比特 与子块首行矩阵F 1 F x 的乘积。并行输入的u位信息比特s mu-u+1,k ，s m。

15、u-u+2,k ，,s mu，k （1mx,1kb）构成向量h m =s mu-u+1,k ，s mu-u+2,k ， ,s mu,k 。查找表L m 的输入是h m ， 每一路输出是h m 与子块首行矩阵F m 对应列的乘积，总输出构成了向量v m 。如果将查找表的 基本查找单元视为一个二输入与门，那么共需xcb个二输入与门。 0021 bc位二输入异或门B 1 B x-1 将向量v 1 v x 加在一起，得到向量v x+1 。实际上，v x+1 中 说 明 书CN 102938652 A 3/3页 5 的每个元素是向量h 1 ,h 2 ,h x 与块首行矩阵F对应列的乘积，v x+1 是向。

16、量h 1 ,h 2 ,h x 与块首行矩阵F的乘积。 0022 b位二输入异或门A l （1lc）将向量v x+1 的连续b比特累加到寄存器R a+l 中。 0023 所有的bc位二输入异或门和b位二输入异或门的二输入异或门总数是xcb个。 0024 本发明提供了一种基于查找表的QC-LDPC并行编码方法，结合QC-LDPC码的并行 编码器（如图1所示），其编码步骤描述如下： 0025 第1步，输入信息向量s，保存至寄存器R 1 R a ，清零寄存器R a+1 R t ； 0026 第2步，寄存器R 1 R a 串行左移1次，查找表L 1 L x 分别输入向量h 1 h x 和输出 向量v 1。

17、 v x ，bc位二输入异或门B 1 B x-1 对向量v 1 v x 求和，得到向量v x+1 ，b位二输入异或 门A l （1lc）将向量v x+1 的第l段b比特与寄存器R a+l 串行循环左移1次的结果相加， 和存回寄存器R a+l ； 0027 第3步，重复第2步b次，完成后，寄存器R 1 R a 存储的是信息向量s=(s 1 ,s 2 , ,s a )，寄存器R a+1 R t 存储的是校验向量p=(p 1 ,p 2 ,p c )； 0028 第4步，并行输出码字(s,p)。 0029 从以上步骤不难看出，整个编码过程共需b+t个时钟周期，这与传统的a路并行 SRAA法完全相同。 。

18、0030 图2比较了传统的a路并行SRAA法与本发明的资源消耗。注意，这里将查找表的 基本查找单元视为一个二输入与门。从图2可清楚看到，与a路并行SRAA法相比，本发明 使用了较少的寄存器、异或门和与门，耗费量分别是a路并行SRAA法的t/(ac+t)、1/u和1/ u。 0031 综上可见，与传统的a路并行SRAA法相比，本发明保持了编码速度，能充分利用 FPGA逻辑资源中的查找表功能，具有控制简单、资源消耗少、功耗小、成本低等优点。 0032 以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本 发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。 说 明 书CN 102938652 A 1/2页 6 图1 说 明 书 附 图CN 102938652 A 2/2页 7 图2 说 明 书 附 图CN 102938652 A 。