具有并行电路径的存储器单元.pdf

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1、(10)申请公布号 CN 102918675 A (43)申请公布日 2013.02.06 C N 1 0 2 9 1 8 6 7 5 A *CN102918675A* (21)申请号 201180025517.0 (22)申请日 2011.06.24 12/823,924 2010.06.25 US H01L 45/00(2006.01) (71)申请人国际商业机器公司 地址美国纽约 (72)发明人 JP卡里迪斯 MM弗兰西斯奇尼 (74)专利代理机构中国国际贸易促进委员会专 利商标事务所 11038 代理人申发振 (54) 发明名称 具有并行电路径的存储器单元 (57) 摘要 一种具有并行。

2、电路径的平面相变存储器单 元。该存储器单元包括第一导电电极区，第一导电 电极区的长度大于其宽度，并具有与该长度对准 的轴。该存储器单元还包括第二导电电极区，第二 导电电极区具有与该第一导电电极区的该轴成一 角度的边缘。该存储器单元另包括绝缘体区，其在 该第一导电电极区的末端与该第二导电电极区的 该边缘之间提供横向分隔距离，该绝缘体区包括 绝缘体膜的至少一部分，并且该横向分隔距离根 据该绝缘体膜的厚度而定。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.11.23 (86)PCT申请的申请数据 PCT/EP2011/060595 2011.06.24 (87)PCT申请的公布数。

3、据 WO2011/161227 EN 2011.12.29 (51)Int.Cl. 权利要求书3页 说明书13页 附图16页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 13 页 附图 16 页 1/3页 2 1.一种集成电子存储器单元设备，具有实质上平坦表面，包含： 第一导电电极区，所述第一导电电极区的长度大于其宽度，并且具有与所述长度对准 的轴； 第二导电电极区，具有与所述第一导电电极区的所述轴成角度的边缘；以及 绝缘体区，在所述第一导电电极区的末端与所述第二导电电极区的所述边缘之间提供 横向分隔距离，所述绝缘体区包括绝缘体膜的至少一部分，并且所。

4、述横向分隔距离根据所 述绝缘体膜的所述厚度而定。 2.如权利要求1的设备，其中所述第一导电电极区的所述宽度根据第一沉积材料层的 厚度而定。 3.如权利要求2的设备，其中所述第一沉积材料层为钛、钨、氮化钛以及氮化钛铝的其 中之一。 4.如权利要求13中任一项的设备，还包含：储存材料的层，其至少部分覆盖所述第 一导电电极区和所述第二导电电极区。 5.如权利要求4的设备，其中所述储存材料为相变材料。 6.如权利要求4或5的设备，其中储存材料的所述层被图案化。 7.如权利要求16中任一项的设备，其中所述角度实质上为直角。 8.如权利要求16中任一项的设备，其中所述角度介于20度与80度之间。 9.一种。

5、操作相变存储器的方法，所述方法包含： 初始化存储器单元，所述存储器单元包含第一导电电极，所述第一导电电极的长度大 于其宽度，并具有对准所述长度的轴；第二导电电极，其具有与所述第一导电电极的所述轴 成角度的边缘；绝缘体，于所述第一导电电极的末端与所述第二导电电极的所述边缘之间 提供分隔距离；以及相变材料，其覆盖大部分所述第一导电电极与至少一部分所述第二导 电电极，上述初始化包含： 在所述相变材料内建立第一非晶材料区，所述第一非晶材料区覆盖所述相变材料的大 部分面积； 利用结晶化一部分所述第一非晶材料区，而在所述第一非晶材料区内建立活性结晶材 料区；以及 利用在所述活性结晶材料区内建立第二非晶材料。

6、区，而将信息储存在所述存储器单元 内。 10.如权利要求9的方法，还包含： 将大于后续所施加的电脉冲的电脉冲施加于所述存储器单元，其中通过所述第一导电 电极与所述第二导电电极的至少其中之一施加所述电脉冲。 11.如权利要求9或10的方法，其中初始化存储器单元的步骤包括初始化单电平单元 的步骤。 12.如权利要求9或10的方法，其中初始化存储器单元的步骤包括初始化多电平单元 的步骤。 13.如权利要求912中任一项的方法，其中在所述第一非晶材料区内建立活性结晶 材料区的步骤进一步包含：调整所述活性结晶材料区的尺寸以获得指定的单元电阻。 14.如权利要求913中任一项的操作相变存储器的方法，所述方。

7、法还包含：使用一 权 利 要 求 书CN 102918675 A 2/3页 3 个或更多个电脉冲，改变相变材料内的非晶材料区的尺寸。 15.如权利要求14的方法，其中： 改变非晶相变材料区的尺寸包括通过施加第一电脉冲增加所述尺寸，其中通过所述第 一导电电极与所述第二导电电极的至少其中之一施加所述第一电脉冲，所述第一电脉冲具 有以下的至少之一：大于之前所施加的电脉冲幅度的幅度；以及短于之前所施加的电脉冲 周期的周期。 16.如权利要求14或15的方法，其中： 改变非晶相变材料区的尺寸包括通过施加第二电脉冲于所述存储器单元减少所述尺 寸，其中通过所述第一导电电极和所述第二导电电极的至少其中之一施加。

8、所述第二电脉 冲，所述第二电脉冲具有以下的至少之一：小于所述之前所施加的电脉冲幅度的幅度，以及 长于所述之前所施加的电脉冲周期的周期。 17.一种在基板上制造相变存储器单元的方法，所述方法包含： 在所述基板内蚀刻第一沟渠； 在所述第一沟渠内沉积第一导体层； 在所述第一沟渠内的所述第一导体层之上沉积第一绝缘体层； 在所述基板内与所述第一沟渠成角度地蚀刻第二沟渠，； 在所述第二沟渠内沉积第二绝缘体层； 在所述第二沟渠内的所述第二绝缘体层之上沉积第二导体层；以及 沉积相变材料，所述相变材料与所述第一导体层和所述第二导体层接触。 18.如权利要求17的方法，其中所述基板为晶片，包括用于提供至所述相变存。

9、储器单 元的接入的底部接点，并且其中在所述基板内蚀刻第一沟渠的步骤露出所述底部接点。 19.如权利要求17或18的方法，包括蚀刻第一沟渠或第二沟渠的步骤，其中所述第一 沟渠与所述第二沟渠的至少其中之一不直。 20.如权利要求1719中任一项的方法，包括沉积第一绝缘体层的步骤，其中所述第 一绝缘体层填充所述第一沟渠。 21.如权利要求1720中任一项的方法，包括沉积第二导体层的步骤，其中所述第二 导体层填充所述第二沟渠。 22.如权利要求1721中任一项的方法，包括沉积第二导体层的步骤，其中所述第二 导体层不填充所述第二沟渠，并且所述方法还包括在所述第二沟渠中沉积第三绝缘体层以 填充所述第二沟渠。

10、。 23.一种在机器可读取介质内实质具体实施的设计结构，用于设计、制造或测试集成电 路，所述设计结构具有实质上平坦表面，所述设计结构包括： 第一导电电极区，所述第一导电电极区的长度大于其宽度，并且具有与所述长度对准 的轴； 第二导电电极区，具有与所述第一导电电极区的所述轴成角度的边缘；以及 绝缘体区，在所述第一导电电极区的末端与所述第二导电电极区的所述边缘之间提供 横向分隔距离，所述绝缘体区包括绝缘体膜的至少一部分，并且所述横向分隔距离根据所 述绝缘体膜的所述厚度而定。 24.如权利要求23的设计结构，还包含：储存材料的层，其至少部分覆盖所述第一导电 权 利 要 求 书CN 102918675。

11、 A 3/3页 4 电极和所述第二导电电极。 25.如权利要求24的设计结构，其中所述储存材料为相变材料。 26.一种计算机程序，包括储存在计算机可读介质上的计算机程序代码，所述计算机程 序代码当被加载到计算机系统中并于其上执行时，使得所述计算机系统执行根据权利要求 916中的任一项的方法的所有步骤。 权 利 要 求 书CN 102918675 A 1/13页 5 具有并行电路径的存储器单元 技术领域 0001 本发明一般涉及计算机存储器，尤其涉及相变存储器(phasechange memory， PCM)。 背景技术 0002 PCM为电阻式非易失性计算机随机存取存储器(random-acc。

12、essmemory，RAM)形 式，利用改变装置制造时的状态来储存数据。相变材料可操纵成为二或更多个不同相位 (phase)或状态(state)，每一相位都代表不同的数据值。一般来说，每一相位都展现不同 的电气特性(electrical property)(或不同的电阻值)。因为非晶与结晶(或多晶)相 位具有可检测的电阻差异，所以这两者通常为二进制数据储存(1与0)所使用的两个相位。 尤其是，非晶相位的电阻高于结晶相位。 0003 硫族化合物(chalcogenide)为常用作相变材料的材料族群，此材料族群包括硫 族元素(chalcogen)(周期表族群16/VIA)以及其他元素。硒(Se)与。

13、碲(Te)为制造PCM 存储器单元(memory cell)时，族群内用于生产硫族化合物半导体最常见的两种元素，范例 有Ge 2 Sb 2 Te 5 (锗锑碲(germanium-antimony-tellurium)或“GST”)、SbTe 3 和InSe 3 。 0004 通过将材料加热至熔点，然后冷却材料至可能的状态其中之一，或通过将非晶区 加热至或接近结晶温度，将某些或全部非晶材料转换成结晶型态，来达到相变材料的状态 改变。通过该相变材料的电流产生热量，并造成相变材料熔化。熔化并逐渐冷却该相变材 料，让该相变材料有时间形成结晶状态。熔化并突然冷却该相变材料，让该相变材料淬冷成 非晶状态。

14、。另外也可加热至低于熔化温度以使非晶材料结晶，而不用熔化。 发明内容 0005 在优选实施方式中，本发明涉及具有并行电路径的平面相变存储器单元。 0006 从第一方面看，本发明提供一种具有实质上平坦表面的集成电子设备 (integrated electronic apparatus)。该集成电子设备包括第一导电电极区(conductive electrode region)，第一导电电极区的长度大于其宽度，并具有与该长度对准的轴。该设 备也包括第二导电电极区，具有与该第一导电电极的该轴成一角度的边缘。该设备另包 括绝缘体区(insulator region)，在该第一导电电极区的末端与该第二导。

15、电电极区的该 边缘之间提供横向分隔距离(lateral seperation distance)，该绝缘体区包括绝缘体膜 (insulator film)的至少一部分，并且该横向分隔距离根据该绝缘体的该厚度而定。 0007 优选地，本发明提供一种设备，其中该第一导电电极区的该宽度根据第一沉积材 料层的厚度而定。 0008 优选地，本发明提供一种设备，其中该第一沉积材料层为钛、钨、氮化钛以及氮化 钛铝的其中之一。 0009 优选地，本发明提供一种设备，其中储存材料的层至少部分覆盖该第一导电电极 区和该第二导电电极区。 说 明 书CN 102918675 A 2/13页 6 0010 优选地，本发。

16、明提供一种设备，其中该储存材料为相变材料。 0011 优选地，本发明提供一种设备，其中储存材料的该层被图案化。 0012 优选地，本发明提供一种设备，其中该角度实质上为直角。 0013 优选地，本发明提供一种设备，其中该角度介于20度与80度之间。 0014 从第二方面看，本发明提供一种操作相变存储器的方法。该方法包括初始化存储 器单元，该存储器单元包括：第一导电电极，第一导电电极的长度大于其宽度，并具有与该 长度对准的轴；第二导电电极，具有与该第一导电电极的该轴成一角度的边缘；绝缘体，在 该第一导电电极的末端与该第二导电电极的该边缘之间提供分隔距离；以及相变材料，覆 盖该第一导电电极的大部分。

17、(substantial portion)以及该第二导电电极的至少一部分。 初始化该存储器单元包括在该相变材料内建立第一非晶材料区，该第一非晶材料区覆盖该 相变材料的大部分面积。利用结晶化一部分该第一非晶材料区，而在该第一非晶材料区内 建立活性结晶材料区(active crystalline material region)。利用在该活性结晶材料区 内建立第二非晶材料区，而将信息储存在该存储器单元内。 0015 优选地，本发明提供一种方法，该方法还包含：将大于后续所施加的电脉冲的电脉 冲施加于该存储器单元，其中通过该第一导电电极与该第二导电电极的至少其中之一施加 该电脉冲。 0016 优选地，。

18、本发明提供一种方法，其中该存储器单元为单电平单元。 0017 优选地，本发明提供一种方法，其中该存储器单元为多电平单元。 0018 优选地，本发明提供一种方法，其中在该第一非晶材料区内建立活性结晶材料区 的步骤进一步包含：调整该活性结晶材料区的尺寸以获得指定的单元电阻。 0019 从第三方面看，本发明提供一种在基板上制造相变存储器单元的方法。该方法包 括：在该基板内蚀刻第一沟渠(trench)；在该第一沟渠内沉积第一导体层；在该第一沟渠 内的该第一导体层之上沉积第一绝缘体层；在该基板内与该第一沟渠成一角度地蚀刻第二 沟渠；在该第二沟渠内沉积第二绝缘体层；在该第二沟渠内该第二绝缘体层之上沉积第二。

19、 导体层；以及沉积相变材料。该沉积的相变材料与该第一导体层和该第二导体层接触。 0020 优选地，本发明提供一种制造方法，其中该基板为晶片，包括用于提供至该相变存 储器单元的接入的底部接点，并且其中在该基板内蚀刻第一沟渠的步骤露出该底部接点。 0021 优选地，本发明提供一种制造方法，其中该第一沟渠与该第二沟渠的至少其中之 一不直。 0022 优选地，本发明提供一种制造方法，其中该第一绝缘体层填充该第一沟渠。 0023 优选地，本发明提供一种制造方法，其中该第二导体层填充该第二沟渠。 0024 优选地，本发明提供一种制造方法，其中该第二导体层不填充该第二沟渠，并且该 方法还包括在该第二沟渠中沉。

20、积第三绝缘体层以填充该第二沟渠。 0025 从第四方面看，本发明提供一种操作相变存储器单元的另一方法。该方法包括使 用一个或更多个电脉冲(electrical pulse)，改变相变材料内非晶材料区的尺寸。该相变 存储器单元包括：第一导电电极，第一导电电极的长度大于其宽度，并且具有与该长度对准 的轴；第二导电电极，具有与该第一导电电极的该轴成角度的边缘；绝缘体，在该第一导电 电极的末端与该第二导电电极的该边缘之间提供分隔距离；以及该相变材料覆盖至少一部 分该第一导电电极及该第二导电电极。 说 明 书CN 102918675 A 3/13页 7 0026 优选地，本发明提供一种方法，其中，包括施。

21、加第一电脉冲增加非晶相变材料区的 尺寸，其中通过该第一导电电极与该第二导电电极的至少其中之一施加该第一电脉冲，该 第一电脉冲具有以下的至少之一：大于之前所施加的电脉冲幅度的幅度；以及短于之前所 施加的电脉冲周期的周期。 0027 优选地，本发明提供一种方法，其中，包括施加第二电脉冲于该存储器单元减少该 非晶相变材料区的尺寸，其中通过该第一导电电极和该第二导电电极的至少其中之一施加 该第二电脉冲，该第二电脉冲具有以下的至少之一：小于该之前所施加的电脉冲幅度的幅 度，以及长于该之前所施加的电脉冲周期的周期。 0028 从第五方面看，本发明提供一种在机器可读取介质内实质具体实施的设计结构， 用来设计。

22、、制造或测试一集成电路。该设计结构具有实质上平坦的表面。该设计结构包括： 第一导电电极区，第一导电电极区的长度大于其宽度，并具有与该长度对准的轴；第二导电 电极区，具有与该第一导电电极的该轴成角度的边缘；以及绝缘体区，在该第一导电电极区 的末端与该第二导电电极区的该边缘之间提供横向分隔距离，该绝缘体区包括绝缘体膜的 至少一部分，并且该横向分隔距离根据该绝缘体膜的该厚度而定。 0029 优选地，本发明提供一种设计结构，还包含：储存材料的层，其至少部分覆盖该第 一导电电极和该第二导电电极。 0030 优选地，本发明提供一种设计结构，其中该储存材料为相变材料。 0031 从第四方面看，本发明提供一种。

23、计算机程序，包括储存在计算机可读介质上的计 算机程序代码，该计算机程序代码当被加载到计算机系统中并于其上执行时，使得所述计 算机系统执行根据第二或第四方面的方法的所有步骤。 0032 通过本发明具体实施例的技术可实现其他特征与优点。本说明书内描述了其他具 体实施例与方面，并视为所主张发明的一部分。为了更加了解本发明的优点与特征，请参阅 说明与附图。 附图 说明 0033 将以示例的方式参照附图描述本发明的优选实施例。在附图中： 0034 图1例示根据本发明示范具体实施例编程一相变存储器(PCM)装置的系统； 0035 图2描述根据示范具体实施例的存储器阵列的范例结构； 0036 图3描述具有一。

24、串行电路径的典型存储器单元； 0037 图4A至图4D描述示范具体实施例所可实施的并行路径存储器单元结构； 0038 图5描述示范具体实施例所可实施的制造工艺； 0039 图6描述示范具体实施例所可实施的相变材料图案的示范形状； 0040 图7为将示范具体实施例所实施的初始化存储器单元的流程图； 0041 图8A至图8J描述根据示范具体实施例的制造存储器单元的制造工艺； 0042 图9A至图9I描述根据示范具体实施例的制造存储器单元的制造工艺；以及 0043 图10为半导体设计、制造及/或测试当中所使用的设计处理的流程图。 具体实施 方式 0044 本发明的示范具体实施例指向并行路径存储器单元。

25、结构(parallel-path memory 说 明 书CN 102918675 A 4/13页 8 cell structure)，其包括接触已沉积的锗锑碲(GST)层的相同侧的两电极。在示范具体 实施例中，一个电极为微型沟渠(因此具有亚光刻尺寸(sublithographic dimension)的 露出表面)，并且第二电极(例如位线(bit line)与该第一电极正交并与该第一电极相 隔亚光刻距离或间隙(利用沉积绝缘体来获得该间距)。此结构具有非常薄的GST沉积 而允许有效能的操作(energy-efficient operation)，因为加热集中在两电极之间亚光 刻间隙附近，并且因。

26、为不需要当成散热器的顶端电极。如此，此结构内的存储器单元需要 非常小的电流，就可开始熔化该相变材料。在示范具体实施例内，因为两电极的间隙为亚 光刻并且极小，所以当该GST材料成为非晶时，存储器单元也展现出大幅降低的临界电压 (threshold voltage)。在示范具体实施例内，该GST层覆盖大部分电极之处(电极顶端 上的大图案)，对于广大的电流范围电阻逐渐生长，如此可有效进行多位运算。该电阻变化 主要由于该非晶材料阻挡从该第一电极出来并通过该结晶材料的电流路径，因此该非晶材 料的电阻飘移或其他变化只会轻微影响存储器单元电阻。在示范具体实施例内，所有电平 (level)的非晶材料数量足以确。

27、保良好的维持度(retention)(相对于需要用微沟渠或蘑 菇单元(mushroomcell)产生低至中间存储器单元电阻的极薄非晶区)。 0045 本发明的示范具体实施例改良当前相变存储器(PCM)技术的至少三个方面。第一 项改良为降低所需的编程电源(programmingpower)(以及峰值电流(peak current)；第 二项改良为减少电阻飘移(resistance drift)；第三项改良为使用PCM多位运算改善数据 维持(data retention)。 0046 编程电源与峰值电流的降低在PCM技术中至关重要，因为这两个参数对于编程存 储器单元所需电路的设计有所影响。在示范具。

28、体实施例内，编程存储器单元所需的电路包 括：(i)接入装置(accessdevice)(例如二极管或晶体管)、(ii)支持编程电流的位线、 (iii)驱动该位线的周边电路以及(iv)随时存在的电荷泵浦(charge pump)。 0047 目前降低编程电流与电源的技术包括：减少一个电极(也称为加热器)与该相变 材料(例如GST)之间接点(contact)的表面，例如在微沟渠单元内及蘑菇单元内；以及 减少GST的截面，如此获得电流丛聚效应(current crowding)，例如在桥接单元(bridge cell)内或多孔单元(pore cell)内。通常通过运用亚光刻技术获得单元的关键几何特征。

29、 (keygeometrical feature)，就可达成这些减少，例如在微沟渠单元内，加热器具有亚光刻 尺寸。在蘑菇单元内，可获得具有亚光刻直径的底部接点。本发明的示范具体实施例提供 两个重要的亚光刻尺寸，换言之就是该第一电极(其类似于微沟渠)的厚度以及该第一电 极与该第二电极之间的横向分隔距离(由沉积的绝缘体厚度所定义)。这两种亚光刻尺寸 的组合允许加热较小面积，小于当前PCM技术所能达到的面积，如此降低启动熔化所需的 编程电流。此外，电极之间流动的横向电流导致不对称的熔化区，其随着电流提高而从该第 一电极的一末端生长至该电极的相对末端。这相对于蘑菇型与微沟渠型单元，其中电流垂 直流出电。

30、极并且产生通常具有两对称平面的熔化区；并且也相对于桥接型单元，其运用横 向电流但是通常具有恒等的相变材料截面，这样也产生通常具有两对称平面的温度分布曲 线(temperature profile)。 0048 电阻飘移对于PCM的多位运算有所影响。电阻飘移的随机性质，对于以大量电 平编程的PCM单元的可靠度有极大影响。多位运算的数据维持将变成使用PCM的议题， 因为获得低电阻值的媒介的常见方式为制造非常少量的非晶材料，其对于陷阱弛豫(trap 说 明 书CN 102918675 A 5/13页 9 relaxation)(被认为决定短期往上电阻飘移)以及重新结晶(导致长期往下电阻飘移)有 较高。

31、敏感度。 0049 目前处理飘移的提案系根据信号处理技术，例如评估然后补偿PCM单元群组共 有的飘移成分，例如通过已知的评估技术，像是最大可能性评估(maximum likelihood estimation)。这种解决方案的缺点在于其依赖数据获取时间(data retrieval time)上的 后处理技术，无法补偿飘移的随机成分，这对于多位PCM内数据维持有主要的影响。获取时 间上适用的其他技术包括：恢复(reinstating)通过电脉冲在编程时间上发觉的飘移；以 及单元的多重电压读取。文献内已经提出多种迅速恢复飘移的编程技术，包括：使用短脉冲 感应(induce)所选的非晶材料的小区域。

32、结晶(如此产生通过该非晶材料的导电路径)；以 及使用飘移加速脉冲。本发明的示范具体实施例在电极之间建立尺寸变化的非晶区，但是 具有通过环绕该非晶区的该结晶材料的并行电路径(parallel electrical path)。在此结 构中，利用结晶路径的截面尺寸永久决定单元的电阻，其随着该非晶区的尺寸增加而降低。 一旦该非晶材料的电阻率远高于(例如至少高出100倍)该结晶材料的电阻率，则由通过 该结晶区与非晶区两者的并行电路径所决定的总单元电阻几乎不受该非晶电阻率的变化 (例如与短期飘移相关联的部分)的影响。范例具体实施例也相对于对长期再次结晶(往 下)飘移较不敏感，因为该非晶区必须相对大量收缩。

33、，来导致电阻大幅改变。相对照地，通 过让该非晶区几乎（但非全部）完整覆盖该电极，如此有时可获得蘑菇或微沟渠单元内的中 间电阻值。这有时称为夹止型态(pinch-off regime)，并且单元近乎夹止运行时，则只采用 极小区域的再次结晶来实质上改变该单元电阻。 0050 图1例示根据本发明示范具体实施例的用以编程PCM的系统。图1内描述的该系 统包括处理器(processor)102以及存储器阵列(memory array)108。图1内描述的示范处 理器102包括控制器(controller)104以及地址译码器(address decoder)106。如图1内 所描述，存储器阵列108包括。

34、多个存储器单元110。在示范具体实施例内，存储器单元110构 造成储存由相变材料的至少两电阻状态或构造(称为“单电平单元(single level cell)” 或“SLC”)所代表的二进制数据。其中一种电阻状态为高电阻状态。在其他示范具体实施 例内，存储器单元110构造成储存由相变材料的三或更多种电阻状态范围或构造(称为“多 电平单元(multiple level cell)”或“MLC”)所代表的多于二个的值。 0051 在示范具体实施例内，控制器104识别并选择存储器阵列108内要进行编程的存 储器单元110。然后，地址译码器106译码来自控制器104的存储器地址，并将一系列的字 线(w。

35、ord line)偏压施加于存储器阵列108内的存储器单元110字线。 0052 图2描述根据示范具体实施例的存储器阵列的范例结构。如图2内所示，存储器 阵列包括多个存储器单元202，其电耦合至位线204与字线206。在范例具体实施例内，每 一存储器单元202都包含存储器组件存取装置(memory element access device)以及储 存电阻值的电阻存储器组件(resistive memory element)。在示范具体实施例内，电阻存 储器组件为包括相变材料以及两个电极的PCM组件。在示范具体实施例内，利用关闭连接 至某一位线204的其他存储器单元202的存取装置，来存取(读。

36、取或编程)连接至此位线 204的某一存储器单元202内的数据。使用字线206可开启与关闭其他存储器单元202的 存取装置。 0053 图3描述典型的串行路径存储器单元(series-path memroycell)302。存储器单 说 明 书CN 102918675 A 6/13页 10 元302包括一底部电极304、一介电层306、相变材料308以及一顶端电极314。绘示的相变 材料308可包含结晶或多晶相变材料310以及一些非晶相变材料312。针对许多对于高单 元电阻电平的调适，该非晶材料几乎完全阻挡该相变材料的截面，强迫大量电流流过串行 的非晶与结晶材料区。 0054 图4A至图4D描述。

37、示范具体实施例可实施的并行路径存储器单元结构。图4A至 图4D描述通过储存材料层往下看的俯视图。图4A描述并行路径存储器单元结构，其包括第 一导电电极区404、第二导电电极区406a和绝缘体层408。如图4A内所示，第二导电电极 区406a的边缘与第一导电电极区404的轴成一角度。示范具体实施例并不限制该角度为 图4A内所描述的直角。如本说明书所使用，该第一与第二导电电极区的上下文关系中“角 度”一词表示设计或制造期间想要导入的让电极不并行的任何角度。在一个具体实施例内， 角度介于20与80度之间。当制造存储器单元时，图4A内描述的第二导电电极区406a可 由例如用金属物质填入沟渠所形成的固态。

38、金属线所实施。固态金属第二导电电极区406a 的宽度通常用光刻方式定义。该金属物质可由（但不受限于）下列一或更多种构成：钛、钨、 氮化钛以及氮化钛铝。可选地，可使用非金属导电材料取代金属，例如但不受限于多晶硅或 其他半导体或掺杂的半导体材料。 0055 图4B描述并行储存器单元结构，其包括第一导电电极区404、第二导电电极区 406b和绝缘体层408。如图4B内所示，第二导电电极区406b的边缘与第一导电电极区404 的轴成一角度。该第一电极的宽度根据制造工艺步骤期间沉积的第一金属物质的厚度而 变。当制造存储器单元时，图4B内描述的第二导电电极区406b可由例如用第二金属物质 涂布(coati。

39、ng)或电镀(plating)沟渠侧壁所形成的金属线所实施。第二导电电极区406b 的宽度根据该沟渠侧壁涂布或电镀期间，该存储器单元结构内沉积的第二金属物质的厚度 而变。该第一和第二金属物质可相同或不同，并且每一个都由（但不受限于）下列一个或更 多个构成：钛、钨、氮化钛以及氮化钛铝。可选地，可使用非金属导电材料取代金属，例如但 不受限于多晶硅或其他半导体或掺杂的半导体材料。 0056 在图4A与图4B内，绝缘体层408将第一导电电极区404和第二导电电极区406 分隔一段最小横向分隔距离。该最小横向分隔距离根据存储器系统规格(memory system specification)与环境因素(。

40、environment factor)而变。绝缘体层408的厚度决定电极 之间的横向分隔距离，并且绝缘体层的厚度可调整，以提供指定的最小横向分隔距离。用于 形成绝缘体层的绝缘体材料范例可用包括但不受限于二氧化硅、氧化铝、氮化硅以及二氧 化钛所实施。 0057 如此，图4A和图4B都描述平面内双电极结构(in-planedual-electrode structure)(即是两电极都在GST层的底部上，并且GST的顶端表面已绝缘)。图4A和图 4B内的示范结构的特征在于，一个亚光刻条状电极(第一导电电极区404)(例如电镀厚度 大约五奈米的电镀沟渠侧壁)正交于另一电极(第二导电电极区406)(例。

41、如电镀沟渠侧壁 或固态金属线)，具有由沉积绝缘体膜或层(绝缘体层408)的厚度所定义的亚光刻中间电 极间隙(sublithographic inter-electrode gap)(例如具有大约三至二十奈米的厚度，或 达到已采用光刻的特征尺寸(featuresize)。 0058 现在请参阅图4C，在示范具体实施例中，使用一层储存材料(storage material) 覆盖第一导电电极区404和第二导电电极区406的至少一部分。在示范具体实施例内，第 说 明 书CN 102918675 A 10 7/13页 11 一导电电极区404与第二导电电极区406a都在该储存材料层的底部上。在示范具体。

42、实施 例内，示范单元结构提供非对称生长的小熔化区410，随电流提高而改变遮蔽至少第一导电 电极区404的百分比。 0059 最后请参阅图4D，在其他示范具体实施例中，第一导电电极区404和第二导电电 极区406a并未彼此正交。在此具体实施例内，电流分布与熔化区将不再对称于第一导电电 极区404的轴。事实上，此具体实施例并无对称平面。 0060 图4A至图4D内描述的具体实施例用意在于例示而非限制，并且本发明适用于任 何构造，其中第一导电电极区404的轴与第二导电电极区406的边缘轴被设计成不并行。 这与具有并行电极的典型桥接单元不同。在其他示范具体实施例内，利用沿着非直路径，例 如但不受限于Z。

43、形路径、锯齿路径、一系列未连接斜线，来蚀刻第一沟渠，以获得与第二导 电电极区406不并行的第一导电电极区404。在其他示范具体实施例内，第二沟渠可在非 直路径内蚀刻，例如但不受限于Z形路径或弧形周期路径(curved periodical path)。电 极底下可提供至该第一或第二导电电极区的接点，例如在从先前制造步骤中获得的嵌埋层 (buried layer)内。选择地，所述接点可位于该电极之上，在本发明的制造之后制造。例 如，在第二导电电极区情况下，利用将接点电连接至相邻电极，使得接点作为该电极本身的 延伸。 0061 图5描述示范具体实施例可实施的制造或制造工艺的摘要。在区块502，通过。

44、业 界内已知的技术获得底部接点。然后，在区块504，沉积可选的绝缘体层，蚀刻一或更多条 沟渠，使得所述沟渠的底部露出所述底部接点。在区块506，沉积导体层。在区块508，沉积 绝缘体以填充该沟渠。在区块510，利用业界内已知的研磨技术，将该顶端表面磨平。在区 块512，以和区块504中所蚀刻第一沟渠成一角度来蚀刻一沟渠。在区块514，沉积薄绝缘 体层，接着在区块516，沉积第二导体材料。在区块518，利用研磨该表面让该结构平坦；该 研磨露出导体材料。在区块520，例如GST这类相变材料已沉积，然后在区块522通过蚀刻 被图案化。 0062 图6例示通过图5的区块522中最后蚀刻步骤所获得的相变。

45、材料的示范形状。在 示范具体实施例内，该GST图案覆盖单一对电极606、614，覆盖两相邻对电极604、608，覆盖 超过两对相邻电极602、610(在垂直方向或水平方向内)及/或覆盖数对相邻电极的矩形 区域612。这许多构造的用意并不限制本发明范畴，而是可使用其他构造。 0063 在示范具体实施例内，该单元的正常运作可包括利用熔化一区然后迅速淬火 (quenching)(以制造非晶材料)，或降低电流使得该区在冷却时结晶(以制造结晶材料)， 来制造非晶或结晶区的步骤。其他典型运作为利用充分加热并且时间够久，让结晶产生，转 换某些或所有非晶区而不用熔化。在示范具体实施例内，利用施加足够大的电信号。

46、导致区 域熔化，来制造足以建立所要电阻值的非晶材料的数量，则该存储器单元可编程为特定电 阻值。使用该单元的有限元分析(finiteelement analysis)，可评估该电信号的峰值。另 外，该单元可用脉冲而被编程，该脉冲熔化足够大区域，缓慢降低至上述峰值，并且突然中 断以将已熔化的相变材料淬火。在示范具体实施例内，该单元的操作模式之前为将结晶区 界定成亚光刻区的初始化处理。 0064 针对具体实施例的某些制造工艺，可需要在该单元用来储存数据之前执行初始化 处理(例如制造之后)，然后在装置寿命期间定期执行。图7为这种初始化处理的示范流程 说 明 书CN 102918675 A 11 8/1。

47、3页 12 图。在示范具体实施例内，在制造工艺结尾时，结晶相变材料覆盖存储器单元内第一导电电 极区404(例如大部分)以及第二导电电极区406(例如至少一部分或至少部分上盖)。为 了初始化该单元，在区块702，建立覆盖一部分第一导电电极区404的第一非晶材料区。在 具体实施例内，该第一非晶区覆盖该相变材料的大部分区域，包括一部分第一导电电极区 404。在某些情况下，该非晶区也可覆盖一部分第二导电电极区406，但这并非根据本发明示 范具体实施例的操作或初始化所需。在示范具体实施例内，利用一开始施加最大电脉冲（其 具有大于正常写入处理所使用的大小(magnitude)）来以建立该第一非晶材料区。经。

48、由第一 导电电极区404与第二导电电极区406的至少其中之一，该电脉冲被施加。在区块704，利用 结晶化一部分该第一非晶材料区，以在该第一非晶材料区内建立一活性结晶材料区。在示 范具体实施例内，利用施加小于初始最大电脉冲的电脉冲，来建立该活性结晶材料区。经由 第一导电电极区404与第二导电电极区406的至少其中之一，该电脉冲被施加。此刻，该单 元初始化并准备使用储存数据。在区块706，利用在该活性结晶材料区内建立第二、较小非 晶材料区，将数据储存在该存储器单元内。在示范具体实施例内，利用施加脉冲来建立该第 二非晶材料区，该脉冲比建立该第一非晶区的该第一最大脉冲小，并且其周期(duration)。

49、 比建立该活性结晶材料区的该第二脉冲要短。 0065 图7内显示的处理因为许多原因而具有优点，首先可利用以下的事实：相较于大 量循环，对于少量循环，驱动晶体管一般能够驱动更多电流。因此，在系统用于数据储存之 前，可产生单一非常大电流脉冲并且用于尽可能将所述电极上的结晶膜转成非晶。在远离 两电极之间邻近窄绝缘间隙(narrow insluated gap)的峰值温度区(peaktemperature region)的区域内，这大幅降低在电极之间流动的不期望的电流量。其次，该处理允许利用 将较大非晶区内的“工作区(workingregion)”退火(annealing)，以产生较小的活性结晶 区。该活性结晶区的尺寸可受控制，以便精准建立所要的最小单元电阻，这将是通过该非晶 区之外任何结晶材料的外路径加上通过该活性结晶区的内路径的并行组合的结果。控制 (例如可调整或正在调整)该活性结晶区的尺寸，可精准控制最小单元电阻，并且通过该活 性结晶区内固定或可变尺寸的非晶区的建立来储存数据。在具体实施例内，利用。