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1、(10)申请公布号 CN 102832126 A (43)申请公布日 2012.12.19 C N 1 0 2 8 3 2 1 2 6 A *CN102832126A* (21)申请号 201110158857.2 (22)申请日 2011.06.13 H01L 21/336(2006.01) H01L 29/417(2006.01) H01L 29/78(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 (72)发明人尹海洲 蒋葳 (74)专利代理机构北京汉昊知识产权代理事务 所(普通合伙) 11370 代理人朱海波 (54) 发明名称 。
2、一种半导体结构及其制造方法 (57) 摘要 一种半导体结构的制造方法，该方法包括以 下步骤：提供衬底，在所述衬底上形成鳍片，该鳍 片包括用于形成沟道的中心部分、以及用于形成 源/漏区和源/漏扩展区的端部分；形成栅堆叠， 覆盖所述鳍片的中心部分；进行轻掺杂以在所述 鳍片的端部分中形成源/漏扩展区；在所述栅堆 叠的侧壁形成侧墙；进行重掺杂以在所述鳍片的 端部分中形成源/漏区；去除所述侧墙的至少一 部分，以暴露至少部分源/漏扩展区；在所述源/ 漏区和源/漏扩展区暴露区域的上表面形成接触 层。相应地，本发明还提供一种半导体结构。本发 明通过在源/漏扩展区形成一层薄的接触层，不 但可以有效地降低源/漏扩。
3、展区的接触电阻，还 可以通过控制接触层的厚度来有效地控制源/漏 扩展区的结深，以此抑制短沟道效应。 (51)Int.Cl. 权利要求书2页 说明书7页 附图13页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 7 页 附图 13 页 1/2页 2 1.一种半导体结构的制造方法，该方法包括以下步骤： a)提供衬底，在所述衬底上形成鳍片(106)，该鳍片(106)包括用于形成沟道的中心部 分(106b)、以及用于形成源/漏区和源/漏扩展区的端部分(106a)； b)形成栅堆叠，覆盖所述鳍片(106)的中心部分(106b)； 进行轻掺杂以在所述鳍片的端部分(。
4、106a)中形成源/漏扩展区(110a)； 在所述栅堆叠的侧壁形成侧墙(206)； 进行重掺杂以在所述鳍片的端部分(106a)中形成源/漏区(110b)； c)去除所述侧墙(206)的至少一部分，以暴露至少部分源/漏扩展区(110a)； d)在所述源/漏区(110b)和源/漏扩展区(110a)暴露区域的上表面形成接触层 (108)。 2.根据权利要求1所述的方法，其中，所述步骤a)具体包括： 提供衬底，该衬底包括第一半导体层(100)、位于该第一半导体层(100)上的绝缘层 (102)、以及位于该绝缘层(102)上的第二半导体层(104)； 刻蚀所述第二半导体层(104)形成鳍片(106)。 。
5、3.根据权利要求1所述的方法，其中，所述形成栅堆叠的步骤具体包括： 在所述鳍片(106)和绝缘层(102)上形成栅介质材料层，在该栅介质材料层上形成栅 极材料层，在该栅极材料层上形成硬掩膜材料层； 刻蚀所述硬掩膜材料层、栅极材料层以及栅介质材料层，暴露所述鳍片(106)的端部 分(106a)，形成栅堆叠。 4.根据权利要求1至3之一所述的方法，其中，所述步骤d)具体包括： 沉积金属层覆盖所述源/漏区(110b)、以及源/漏扩展区(110a)的暴露区域； 执行退火操作，以使所述金属层与所述源/漏区(110b)、以及源/漏扩展区(110a)的 暴露区域发生反应形成接触层(108)。 5.根据权利要。
6、求4所述的方法，其中： 所述金属层的厚度小于3nm。 6.根据权利要求4所述的方法，其中： 所述金属层的材料为Co、Ni和NiPt之一或其任意组合。 7.根据权利要求6所述的方法，其中 如果所述金属层的材料为NiPt，则NiPt中Pt的含量小于5。 8.根据权利要求1至3之一所述的方法，其中： 所述接触层(108)的厚度小于7nm。 9.根据权利要求8所述的方法，其中： 所述接触层(108)为CoSi 2 、NiSi或者Ni(Pt)Si 2-y 中的一种或其任意组合。 10.一种半导体结构，该半导体结构包括，鳍片(106)、源/漏区(110b)、源/漏扩展区 (110a)以及栅堆叠，其中： 所。
7、述鳍片(106)具有中心沟道部分(106b)、以及包括源/漏区(110b)以及源/漏扩展 区(110a)的端部分(106a)，所述端部分(106a)接于所述中心沟道部分(106b)相对的第一 侧面； 所述栅堆叠覆盖所述中心沟道部分(106b)，且从所述中心沟道部分(106b)相对的第 权 利 要 求 书CN 102832126 A 2/2页 3 二侧面向外延伸，其特征在于： 在所述源/漏区(110b)和至少部分所述源/漏扩展区(110a)的上表面存在接触层 (108)。 11.根据权利要求10所述的半导体结构，其中，所述接触层(108)的厚度小于7nm。 12.根据权利要求10所述的半导体结构。
8、，其中，所述接触层(108)为CoSi 2 、NiSi或者 Ni(Pt)Si 2-y 中的一种或其任意组合。 13.根据权利要求10所述的半导体结构，其中，所述第一侧面与第二侧面垂直。 权 利 要 求 书CN 102832126 A 1/7页 4 一种半导体结构及其制造方法 技术领域 0001 本发明涉及半导体制造技术，尤其涉及一种半导体结构及其制造方法。 背景技术 0002 鳍型场效应晶体管(Fin Field Effect Transistor，FinFET)是近年来的一种新 兴技术，它使得半导体器件的规模更小、性能更高。 0003 图1(a)至图1(c)分别为现有技术中鳍型场效应晶体管的。
9、立体示意图、俯视示意 图以及沿剖线BB的剖视示意图。如图所示，由半导体材料生成的鳍片106位于绝缘层102 之上；所述鳍片106包括用于形成沟道的中间部分，以及用于形成源/漏区110b以及源/ 漏扩展区110a的端部分；栅堆叠覆盖所述鳍片106的中间部分并向垂直于所述鳍片106的 方向延伸，其中，所述栅堆叠包括栅介质层200、栅极202以及硬掩膜204；侧墙206围绕栅 堆叠的侧壁，位于所述源/漏扩展区110a之上；在所述源/漏区110b的上表面存在接触层 108，以降低源/漏区110b的接触电阻，提高鳍型场效应晶体管的性能。 0004 为了抑制短沟道效应，需要形成厚度较浅的源/漏扩展区，在现。
10、有技术中，通常是 采用离子注入的方式，在栅堆叠两侧形成源/漏扩展区。通过离子注入的方式形成源/漏 扩展区存在以下的问题： 0005 1)执行离子注入后，需要对源/漏扩展区进行退火，激活源/漏扩展区中的掺杂离 子，但是由于退火只能激活一定数量的掺杂离子，所以对源/漏扩展区的导电性能存在了 一定的限制； 0006 2)由于源/漏扩展区的厚度较浅，所以在离子注入的时候，需要对离子注入的能 量、角度等方面进行控制，其工艺复杂且不易于控制。 0007 因此，如何既可以进一步降低鳍型场效应晶体管中源/漏扩展区的 接触电阻，同 时又可以通过简单的工艺控制源/漏扩展区的结深，是一个亟待解决的问题。 发明内容 。
11、0008 本发明的目的是提供一种半导体结构及其制造方法，通过在源/漏扩展区形成一 层薄的接触层，不但可以提高源/漏扩展区的导电性，还可以通过控制接触层的厚度来有 效地控制源/漏扩展区的结深，以此抑制短沟道效应。 0009 根据本发明的一个方面，提供一种半导体结构的制造方法，该方法包括以下步 骤： 0010 a)提供衬底，在所述衬底上形成鳍片，该鳍片包括用于形成沟道的中心部分、以及 用于形成源/漏区和源/漏扩展区的端部分； 0011 b)形成栅堆叠，覆盖所述鳍片的中心部分； 0012 进行轻掺杂以在所述鳍片的端部分中形成源/漏扩展区； 0013 在所述栅堆叠的侧壁形成侧墙； 0014 进行重掺杂。
12、以在所述鳍片的端部分中形成源/漏区； 说 明 书CN 102832126 A 2/7页 5 0015 c)去除所述侧墙的至少一部分，以暴露至少部分源/漏扩展区； 0016 d)在所述源/漏区和源/漏扩展区暴露区域的上表面形成接触层。 0017 本发明另一方面，还提供一种半导体结构，该半导体结构包括，鳍片、源/漏区、源 /漏扩展区以及栅堆叠，其中： 0018 所述鳍片具有中心沟道部分、以及包括源/漏区以及源/漏扩展区的端部分，所述 端部分接于所述中心沟道部分相对的第一侧面； 0019 所述栅堆叠覆盖所述中心沟道部分且从所述中心沟道部分相对的第二侧面向外 延伸；以及 0020 在所述源/漏区和至少。
13、部分所述源/漏扩展区的上表面存在接触层。 0021 需要说明的是，在本发明的优选方案中，上述第一侧面与第二侧面垂直，所述垂直 为在半导体工艺所能达到的标准范围内基本垂直，误差为半导体工艺水平内允许的范围。 0022 与现有技术相比，本发明具有以下优点：在源/漏扩展区形成薄的接 触层，与传 统的通过离子注入形成源/漏扩展区的方法相比，本发明不但可以更加有效地降低源/漏 扩展区的接触电阻，提高源/漏扩展区的导电性，还可以通过控制接触层的厚度来有效地 控制源/漏扩展区的结深，以此抑制短沟道效应。 附图说明 0023 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它 特征、目的和。
14、优点将会变得更明显： 0024 图1(a)、图1(b)和图1(c)分别为现有技术中鳍型场效应晶体管的立体示意图、俯 视示意图以及沿剖线BB的剖视示意图； 0025 图2为根据本发明的一个实施例的半导体结构制造方法的流程图； 0026 图3(a)、图3(b)和图3(c)分别为根据本发明一个实施例按照图2所示流程形成 衬底后的立体示意图、俯视示意图以及沿剖线AA的剖视示意图； 0027 图4(a)、图4(b)、图4(c)和图4(d)分别为根据本发明一个实施例按照图2所示 流程形成鳍片后的立体示意图、俯视示意图、沿剖线AA的剖视示意图以及沿剖线BB的剖 视示意图； 0028 图5(a)、图5(b)、。
15、图5(c)和图5(d)分别为根据本发明一个实施例按照图2所示 流程形成栅堆叠后的立体示意图、俯视示意图、沿剖线AA的剖视示意图以及沿剖线BB的 剖视示意图； 0029 图6(a)、图6(b)和图6(c)分别为根据本发明一个实施例按照图2所示流程形成 侧墙后的立体示意图、俯视示意图以及沿剖线BB的剖视示意图； 0030 图7(a)、图7(b)和图7(c)分别为根据本发明另一个实施例按照图2所示流程去 除部分侧墙后的立体示意图、俯视示意图以及沿剖线BB的剖视示意图； 0031 图8(a)、图8(b)和图8(c)分别为根据本发明另一个实施例按照图2所示流程形 成接触层后的立体示意图、俯视示意图以及沿。
16、剖线BB 的剖视示意图； 0032 图9(a)为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度下的电阻；以及 0033 图9(b)为沉积不同厚度和成分的NiPt层所形成的镍铂-硅化物在不同温度下的 电阻。 说 明 书CN 102832126 A 3/7页 6 具体实施方式 0034 下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考 附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。 0035 下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简 化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且 目。
17、的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重 复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此 外，本发明提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工 艺的可应用于性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例 绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。 0036 根据本发明的一个方面，提供了一种半导体结构的制造方法，如图2所示。下面， 将结合图3(a)至图9(b)通过本发明的一个实施例对图2中形成半导体结构的方法进行具 体地描述。 0037 参考图2、。
18、图3(a)至图3(c)、以及图4(a)至图4(d)，在步骤S101中，提供衬底，在 所述衬底上形成鳍片106，该鳍片106包括用于形成沟道的中心部分106b、以及用于形成源 /漏区和源/漏扩展区的端部分106a。 0038 具体地，首先，如图3(a)、图3(b)和图3(c)所示，提供一个 SOI(Silicon-On-Insulator)衬底，该SOI衬底包括第一半导体层100、 位于该第一半导体 层100之上的绝缘层102、以及位于该绝缘层102之上的第二半导体层104。 0039 其中，所述第一半导体层100为单晶硅，在其他实施例中，所述第一半导体层100 还可以包括其他基本半导体，例如锗。
19、。或者，所述第一半导体层100还可以包括化合物半导 体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。典型地，所述第一半导体层100的厚度可以 约为但不限于几百微米，例如从0.4mm-0.8mm的厚度范围。 0040 所述绝缘层102可以为SiO 2 、氮化硅或者其他任何适当的绝缘材料，典型地，所述 绝缘层102的厚度范围为200nm-300nm。 0041 所述第二半导体层104可以为所述第一半导体层100包括的半导体中的任何一 种。在本实施例中，所述第二半导体层104为单晶硅。在其他实施例中，所述第二半导体层 104还可以包括其他基本半导体或者化合物半导体。所述第二半导体层104的厚度范围为 5。
20、0nm-100nm。优选地，所述第二半导体层104的厚度等于将要在后续步骤中形成的鳍片的 高度。在下文中，以第二半导体层104是硅层为例对后续的半导体制造工艺进行描述。 0042 接着，如图4(a)、图4(b)、图4(c)以及图4(d)所示，在所述硅层104上沉积掩膜 (未示出)并对其进行构图，以暴露出后续制造工艺中所述硅层104待去除的区域，其中，所 述掩膜可以是任何常规的掩膜，如利用常规技术容易构图的光致抗蚀剂掩膜或其他类似掩 膜；然后利用如干法刻蚀和/或湿法刻蚀等工艺去除所述硅层104暴露的部分，以形成鳍片 106；最后去除保留在所述鳍片106顶部的掩膜。如图4(a)、图4(b)以及图4。
21、(d)中的虚线 所示，所述鳍片106包括中心部分106b、以及位于该中心部分106b两侧的端部分106a，其 中，所述中心部分106b在后续制造工艺将用于形成半导体结构的沟道，所述端部分106a将 用于形成半导体结构的源/漏区以及源/漏扩展区。 说 明 书CN 102832126 A 4/7页 7 0043 参考图2、图5(a)至图5(d)、以及图6(a)至图6(c)，在步骤S102中，形成栅堆叠， 覆盖所述鳍片106的中心部分106b；对所述鳍片的端部分106a进行轻掺杂以形成源/漏 扩展区110a；在所述栅堆叠的侧 壁形成侧墙206；进行重掺杂以在鳍片的端部分106a形 成源/漏区110b。
22、。 0044 具体地，如图5(a)、图5(b)、图5(c)以及图5(d)所示，在所述鳍片106和绝缘层 102上沉积栅介质材料层(未示出)，在该栅介质材料层上沉积栅极材料层(未示出)，在 该栅极材料层上沉积硬掩膜材料层(未示出)，其中，所述栅介质材料层可以选用铪基材 料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO中的一种或其任意组合，或者，氧化铝、 氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其任意组合，及其与铪基材料的组合，其厚 度可以为1nm-5nm，如2nm、4nm；所述栅极材料层可以为金属，其厚度可以为50nm-100nm， 如60nm、70nm、80nm或。
23、者90nm；所述硬掩膜材料层可以为氮化硅或二氧化硅中的一种或其 任意组合，也可以为其他适合的材料，优选采用不同于后续步骤中形成侧墙206(请参考图 6(a)至图6(c)的材料。 0045 对所述硬掩膜材料层进行构图，然后采用例如干法刻蚀和/或湿法刻蚀的方法， 以绝缘层102为刻蚀停止层，对所述硬掩膜材料层、栅极材料层以及栅介质材料层进行刻 蚀，暴露出绝缘层102以及所述鳍片106的端部分106a，形成由栅介质层200、栅极202以及 硬掩膜204所构成的栅堆叠，其中，所述栅堆叠覆盖所述鳍片106的中心部分106b且向与 所述鳍片106基本垂直的方向延伸，所述鳍片106的端部分106a位于所述栅。
24、堆叠的两侧。 0046 形成所述栅堆叠后，向位于栅堆叠两侧的所述鳍片106的端部分106a进行轻掺 杂，注入掺杂浓度较低的P型或N型掺杂物或杂质，以形成源/漏扩展区110a。对于P型器 件，源/漏扩展区110a的杂质可以是B或In，对于N型器件，源/漏扩展区110a的杂质可 以是P或As。 0047 然后，如图6(a)、图6(b)以及图6(c)，形成围绕所述栅极堆叠以及所述鳍片106 的侧墙206，该侧墙206可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合 适的材料形成。优选地，所述侧墙206的材料与硬掩膜204的材料不同，以防止在后续步 骤中对侧 墙206进行刻蚀时，刻蚀到所述。
25、硬掩膜204，从而破坏到栅极202。所述侧墙206 可以具有多层结构。所述侧墙260可以通过包括沉积刻蚀工艺形成，其厚度范围可以是 10nm-100nm，如30nm、50nm或80nm。所述侧墙206形成后，覆盖所述鳍片106的端部分106a 的部分区域，暴露所述端部分106a的剩余区域，其中，所述端部分106a的暴露区域将用于 形成源/漏区110b，被侧墙206所覆盖的区域将用于形成源/漏扩展区110a，下文中，将 所述端部分106a中用于形成源/漏区110b的区域称为第一区域106a-1(参考图6(a)、图 6(b)以及图6(c)，将所述端部分106a中用于形成源/漏扩展区110a的区域称。
26、为第二区 域106a-2(参考图6(c)。 0048 接着，按照图6(a)和图6(c)中箭头300的方向，以侧墙206为掩膜，向所述鳍片 106暴露在所述侧墙206两侧的第一区域106a-1进行重掺杂，注入掺杂浓度较高的P型或 N型掺杂物或杂质，以形成源/漏区110b，例如，对于P型器件来说，源/漏区110b的杂质 可以是B或In，对于N型器件，源/漏区110b的杂质可以是P或As。然后对所述半导体结 构进行退火，以激活源/漏区110b中的掺杂，退火可以采用包括快速退火、尖峰退火等其他 合适的方法形成。 说 明 书CN 102832126 A 5/7页 8 0049 参考图2、图7(a)至图7。
27、(c)，在步骤S103中，去除所述侧墙206的至少一部分，以 暴露至少部分源/漏扩展区110a。 0050 具体地，可以采用包括湿法刻蚀和/或干法刻蚀的工艺去除部分或者全部侧墙 206，暴露所述侧墙206下面的部分或者全部源/漏扩展区110a。其中，湿法刻蚀工艺包括 四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适刻蚀的溶液；干法刻蚀工艺包括六 氟化硫(SF 6 )、溴化氢(HBr)、碘化氢(HI)、氯、氩、氦、甲烷(及氯代甲烷)、乙炔、乙烯等碳 的氢化物及其组合，和/或其他合适的材料。 0051 如果栅堆叠中栅极202的材料采用Si或者金属，为了防止在后续工艺中，难以分 离用以形成。
28、接触层108(参考图8(a)至图8(c)的金属与作为栅极的金属而影响栅堆叠的 尺寸，则不宜将侧墙206全部去除；如果栅堆叠中栅极202的材料采用不会与形成接触层 108的金属发生 反应的材料，在这种情况下，栅堆叠无需特别保护，则可以全部将侧墙206 去除，最大限度地暴露源/漏扩展区110a，增加源/漏扩展区110a与金属发生反应的区域， 从而进一步降低源/漏扩展区110a的接触电阻。 0052 参考图2、图8(a)至图8(c)，在步骤S104中，在所述源/漏区110b和源/漏扩展 区110a暴露区域的上表面形成接触层108。 0053 具体地，沉积一层薄的金属层(未示出)以覆盖所述鳍片106以。
29、及栅堆叠，然后执 行退火操作，以使所述金属层与所述鳍片106的暴露区域发生反应形成接触层108，即，在 源/漏区110b的上表面以及部分或者全部源/漏扩展区110a的上表面形成接触层108(在 本实施例中，所述鳍片106为单晶硅，所以下文中将接触层称为金属硅化物层)。所述金属 层的厚度优选小于3nm，退火后，所述金属层与鳍片106反应所形成的金属硅化物层108的 厚度小于7nm。最后，选择性地去除未发生反应的所述金属层。 0054 当所述金属层的厚度小于3nm的时候，所述金属层的材料优选为Co、Ni和NiPt之 一或其任意组合，其中，如果所述金属层的材料为NiPt，则NiPt中Pt的含量小于5。
30、。当 采用上述材料作为金属层时，所形成的金属硅化物层108为CoSi 2 、NiSi或者Ni(Pt)Si 2-y 中 的一种或其任意组合，其厚度小于7nm且具有一定的热稳定性，即，在较高温度(如850) 下，能保持较低的电阻，利于减少在后续的半导体结构制造过程中高温退火所导致的所述 金属硅化物层108电阻的变大，保持半导体结构良好的性能。 0055 为说明所述金属层的厚度与金属硅化物层108的稳定性之间的关系，请参考图 9(a)以及图9(b)。其中，图9(a)为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度 下的电阻，其横坐标表示执行快速热处理工艺(rapid thermal process。
31、ing，PRT)的温度， 纵坐标表示镍-硅化物的电阻，不同的曲线表示形成镍-硅化物时所沉积的不同厚度的Ni 层。从图9(a)可以看出，当快速热处理工艺的温度达到700以上时，沉积金属Ni层的厚 度为2-3nm所形成的镍-硅化物的电阻相对较 低。图9(b)为沉积不同厚度的NiPt层所 形成的镍铂-硅化物在不同温度下的电阻，图9(b)由上、中、下三个图构成，其横坐标都表 示执行快速热处理工艺的温度，纵坐标表示镍铂-硅化物的电阻，上图中的不同曲线表示 所述金属层为NiPt、且Ni的含量为86、Pt的含量为14的时候，不同厚度的NiPt层；中 图中的不同曲线表示所述金属层为NiPt、且Ni的含量为92。
32、、Pt的含量为8的时候，不 同厚度的NiPt层；下图中的不同曲线表示所述金属层为NiPt、且Ni的含量为96、Pt的 含量为4的时候，不同厚度的NiPt层。从图9(b)中可以看出，当快速热处理工艺的温度 说 明 书CN 102832126 A 6/7页 9 达到700以上时，沉积的NiPt层中Pt含量为4、且NiPt层厚度为2nm的情况下，所形 成的镍铂-硅化物的电阻相对较低，即热稳定性较好。 0056 在上述步骤完成后，在所述半导体结构中，部分或者全部源/漏扩展区110a的上 表面存在一层厚度很薄的金属硅化物层108，与传统的通过离子注入所形成的源/漏扩展 区110a相比，所述金属硅化物层1。
33、08的面积增大，可以使源/漏扩展区110a具有更低的接 触电阻，从而有效地提高半导体结构的导电性；此外，通过控制金属层的厚度，即可控制所 述金属硅化物层108的厚度，从而可以有效地控制源/漏扩展区110a的结深、形成厚度较 浅的源/漏扩展区110a，以此抑制短沟道效应，与通过控制离子注入的能量、角度等来形成 厚度较浅的源/漏扩展区110a的工艺相比，控制金属层厚度的工艺更加简单易行。 0057 相应地，根据上述半导体结构的制造方法，本发明还提供了一种半导体结构，下面 根据图8(a)至图8(c)对所述半导体结构进行说明。图8(a)至图8(c)分别为根据本发明 的一个实施例按照图2所示流程最终形成。
34、的半导体结构的立体示意图、俯视示意图以及沿 剖线BB的剖视示意图。 0058 参考图8(a)、图8(b)和图8(c)，在本实施例中，所述半导体结构包括鳍片106、源 /漏区110b、源/漏扩展区110a、栅堆叠以及侧墙206，其中，所述鳍片106具有中心沟道部 分106b、以及包括源/漏区110b以及源/漏扩展区110a的端部分106a，所述端部分106a 接于所述中 心沟道部分106b相对的第一侧面；所述栅堆叠覆盖所述中心沟道部分106b， 并沿着所述中心沟道部分106b相对的第二侧面向外延伸且与所述鳍片106垂直，所述栅堆 叠包括栅介质层200、栅极202以及硬掩膜204，所述栅介质层20。
35、0位于所述中心沟道部分 106b之上，所述栅极202位于所述栅介质层200之上，所述硬掩膜204位于所述栅极202 之上；所述侧墙206位于所述栅堆叠的侧壁，覆盖部分源/漏扩展区110a；在所述源/漏区 110b和未被侧墙206覆盖的所述源/漏扩展区110a的上表面存在接触层108，其厚度小于 7nm。 0059 图8(b)中位于硬掩膜204下面的沟道部分106b相对的上下两个侧面为所述的第 一侧面，图8(b)中位于硬掩膜204下面的沟道部分106b相对的左右两个侧面为所述的第 二侧面。需要说明的是，优选方案中该第一侧面与第二侧面垂直，所述垂直为在半导体工艺 所能达到的标准范围内基本垂直，误差。
36、为半导体工艺范围水平内允许的范围误差。 0060 与传统的通过离子注入形成源/漏扩展区110a的方法相比，本发明提供的半导体 结构具有以下两个优点：第一，所述接触层108的面积相比传统的接触层面积增大，可以使 源/漏扩展区110a具有更低的接触电阻，从而有效地提高半导体结构的导电性；第二，通 过控制用于生成所述接触层108的金属层的厚度，即可控制所述接触层108的厚度，从而有 效地形成厚度较浅的源/漏扩展区110a，以此抑制短沟道效应，其中，控制金属层的厚度的 工艺，比通过控制离子注入的能量、角度等形成厚度较浅的源/漏扩展区110a，更加简单易 行。 0061 优选地，栅堆叠可以采用与用于形成。
37、接触层108的金属层不发生反应的材料来生 成，在这种情况下，栅堆叠无需特别保护，所以可以去除全部侧墙206以最大限度地暴露源 /漏扩展区110a，增加了源/漏扩展区110a与所述金属层发生反应的区域，从而进一步降 低源/漏扩展区110a的接触电阻。 0062 优选地，所述接触层108为CoSi 2 、NiSi或者Ni(Pt)Si 2-y 中的一种或其任意组合， 说 明 书CN 102832126 A 7/7页 10 当所述接触层108为上述材料、且厚度小于7nm时，所述接触层108具有热稳定性，在高达 850时仍可保持较低的电阻。 在后续的半导体制造工艺中，所述接触层108具有热稳定 性的特性。
38、，可使其在高温退火温度(如700-800)下保持较低的电阻，从而保持半导体 结构良好的性能。 0063 其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前 述半导体结构形成的方法实施例中描述的相同，不在赘述。 0064 虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和 所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对 于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺 步骤的次序可以变化。 0065 此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制 造、物质组成、手段、方。
39、法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容 易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法 或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结 果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制 造、物质组成、手段、方法或步骤包含在其保护范围内。 说 明 书CN 102832126 A 10 1/13页 11 图1(a) 图1(b) 说 明 书 附 图CN 102832126 A 11 2/13页 12 图1(c) 图2 说 明 书 附 图CN 102832126 A 12 3/13。
40、页 13 图3(a) 图3(b) 图3(c) 说 明 书 附 图CN 102832126 A 13 4/13页 14 图4(a) 图4(b) 说 明 书 附 图CN 102832126 A 14 5/13页 15 图4(c) 图4(d) 说 明 书 附 图CN 102832126 A 15 6/13页 16 图5(a) 图5(b) 说 明 书 附 图CN 102832126 A 16 7/13页 17 图5(c) 图5(d) 说 明 书 附 图CN 102832126 A 17 8/13页 18 图6(a) 图6(b) 说 明 书 附 图CN 102832126 A 18 9/13页 19 图6(c) 图7(a) 说 明 书 附 图CN 102832126 A 19 10/13页 20 图7(b) 图7(c) 说 明 书 附 图CN 102832126 A 20 11/13页 21 图8(a) 图8(b) 说 明 书 附 图CN 102832126 A 21 12/13页 22 图8(c) 图9(a) 说 明 书 附 图CN 102832126 A 22 13/13页 23 图9(b) 说 明 书 附 图CN 102832126 A 23 。