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1、(10)申请公布号 CN 102832173 A (43)申请公布日 2012.12.19 C N 1 0 2 8 3 2 1 7 3 A *CN102832173A* (21)申请号 201110162125.0 (22)申请日 2011.06.16 H01L 21/8242(2006.01) H01L 27/108(2006.01) (71)申请人华邦电子股份有限公司 地址中国台湾台中市 (72)发明人郭泽绵 (74)专利代理机构北京三友知识产权代理有限 公司 11127 代理人任默闻 (54) 发明名称 位线结构及其制造方法 (57) 摘要 本发明公开了一种位线结构及其制造方法， 包括：。
2、一基材，具有一瓶状沟槽于其中，其中此瓶 状沟槽包含一第一沟槽及一扩大的第二沟槽，且 其中第一沟槽及第二沟槽各自具有相互面对的一 第一侧壁及一第二侧壁，此第一及第二沟槽的第 一侧壁皆位于瓶状沟槽的同一侧；一绝缘层，位 于第二沟槽中，具有一第一开口朝向第一沟槽，且 与第二沟槽构成一第二开口，此第二开口连接至 第一开口并暴露出第二沟槽的第一侧壁的顶部部 分；一导电材料，至少位于基材的邻接于第二开 口的部分中；以及一导线，位于第一开口中，且与 导电材料直接接触。依照本发明实施例所提供的 位线结构及其制造方法，可有效降低位线及位线 之间的寄生电容，且不会增加位线及位线之间的 最小间隔。 (51)Int.。
3、Cl. 权利要求书2页 说明书5页 附图12页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 5 页 附图 12 页 1/2页 2 1.一种位线结构的制造方法，其特征在于，包括： 提供一基材； 形成一瓶状沟槽于所述基材中，其中所述瓶状沟槽包含一第一沟槽及一扩大的第二沟 槽，且其中所述第一沟槽及所述第二沟槽各自具有相互面对的一第一侧壁及一第二侧壁， 所述第一及所述第二沟槽的所述第一侧壁皆位于所述瓶状沟槽的同一侧； 形成一绝缘层覆盖所述第二沟槽的所述第一及所述第二侧壁及底部； 形成一朝向所述第一沟槽的第一开口在所述绝缘层中； 自所述第一开口移除所述绝缘层的。
4、靠近所述第二沟槽的所述第一侧壁的一顶部部分 的部分，形成一第二开口，所述第二开口连接所述第一开口并暴露出所述第二沟槽的所述 第一侧壁的所述顶部部分； 填入一导电材料于所述第二开口中；以及 形成一导线于所述瓶状沟槽的底部，所述导线与所述导电材料直接接触。 2.如权利要求1所述的位线结构的制造方法，其特征在于，形成所述瓶状沟槽的步骤 包含： 形成所述第一沟槽于所述基材中； 形成一第一保护层内衬于所述第一沟槽的所述第一及所述第二侧壁上； 刻蚀所述第一沟槽的底部，形成所述第二沟槽。 3.如权利要求1所述的位线结构的制造方法，其特征在于，自所述第一开口移除所述 绝缘层的靠近所述第二沟槽的第一侧壁的一顶部。
5、部分的部分的步骤包含： 填入所述导电材料于所述第一开口中； 形成一第二保护层及一第三保护层，其中所述第二保护层内衬于所述第一沟槽的所述 第一及所述第二侧壁上，且其中所述第三保护层覆盖于所述第二保护层上，且更延伸至所 述第二沟槽中； 形成一牺牲层于所述导电材料上； 选择性地移除靠近所述第一侧壁的所述第三保护层；及 以所述第二侧壁上的所述第三保护层为掩膜，移除所述绝缘层的靠近所述第二沟槽的 所述第一侧壁的所述顶部部分的部分。 4.如权利要求3所述的位线结构的制造方法，其特征在于，所述填入所述导电材料于 所述第二开口中的步骤包含： 形成所述导电材料于所述瓶状沟槽中；及 移除所述导电材料的在所述第二开。
6、口以外的部分。 5.如权利要求4所述的位线结构的制造方法，其特征在于，更包含在形成所述导电材 料在所述第二沟槽及所述第二开口中之前，移除所述第二侧壁上的所述第三保护层。 6.如权利要求4所述的位线结构的制造方法，其特征在于，更包含在移除所述导电材 料后，移除所述第二保护层。 7.如权利要求3所述的位线结构的制造方法，其特征在于，选择性地移除靠近所述第 一侧壁的所述第三保护层的步骤包含： 毯覆式沉积一无晶相硅层，其至少覆盖所述第二侧壁上的所述第三保护层的位于所述 牺牲层上方的部分； 权 利 要 求 书CN 102832173 A 2/2页 3 以一朝向第二侧壁的注入程序对所述无晶相多晶硅层进行掺。
7、杂； 移除所述无晶相硅层的未掺杂的部分；及 移除靠近所述第一侧壁的所述第三保护层。 8.如权利要求1所述的位线结构的制造方法，其特征在于，所述导线延伸至所述第二 开口中。 9.一种位线结构，其特征在于，包括： 一基材，具有一瓶状沟槽于其中，其中所述瓶状沟槽包含一第一沟槽及一扩大的第二 沟槽，且其中所述第一沟槽及所述第二沟槽各自具有相互面对的一第一侧壁及一第二侧 壁，所述第一及该第二沟槽的所述第一侧壁皆位于所述瓶状沟槽的同一侧； 一绝缘层，位于所述第二沟槽中，具有一第一开口朝向所述第一沟槽，且与所述第二沟 槽构成一第二开口，所述第二开口连接至所述第一开口并暴露出所述第二沟槽的所述第一 侧壁的一顶。
8、部部分； 一导电材料，至少位于所述基材的邻接于所述第二开口的部分中；以及 一导线，位于所述第一开口中，且与所述导电材料直接接触。 10.如权利要求9所述的位线结构，其特征在于，所述导线延伸至所述第二开口中。 11.如权利要求9所述的位线结构，其特征在于，所述导电材料具有一部分位于所述第 二开口中。 权 利 要 求 书CN 102832173 A 1/5页 4 位线结构及其制造方法 技术领域 0001 本发明是有关于半导体装置，且特别是有关于一种动态随机存取存储器及其制造 方法。 背景技术 0002 目前，动态随机存取存储器(dynamic random access memory，DRAM)产。
9、业已发展 出埋入式位线结构，将位线制作于基材中，以缩减存储器的体积。目前，业界亦已导入垂直 式晶体管的结构。在垂直式晶体管结构中，晶体管的主动区形成于单晶的半导体基材中。储 存电容形成于主动区的顶部。位线及字线埋在半导体基材中，每条位线字线与晶体管的主 动区电连接，并通过位线及字线控制储存电容中电荷的变化。 0003 目前，有多种形成埋入式位线的方法。例如，参见US Application2010/0090348， 其是利用在沟槽的单边侧壁上形成开口的工艺，使位线得以透过该单边侧壁的开口，透过 接触元件与其他半导体元件电连接。然而，依照上述方法所制造的动态随机存取存储器，特 别是在尺寸微缩之后。
10、，由一位线的该单边侧壁开口扩散至半导体基材中的有可能会于各种 高温工艺中扩散至另一位线附近，而产生高的寄生电容。例如，如图1显示为依照现有方法 制造的动态随机存取存储器的位线的剖面图。位线130的接触元件128有可能会在各种高 温工艺下在半导体基材100中扩散至相邻的位线130附近(扩散后以虚线表示)，而产生高 的寄生电容。因此，为了降低寄生电容，位线及位线之间需要一较大的间隔，或以更厚的绝 缘层110来隔离位线102a及半导体基材100，不利于更先进的半导体工艺的发展。 0004 因此，业界需要的是一种能够改善上述问题的位线结构及其制造方法。 发明内容 0005 本发明实施例提供一种位线结构。
11、的制造方法：提供一基材；形成一瓶状沟槽于此 基材中，其中此瓶状沟槽包含一第一沟槽及一扩大的第二沟槽，且其中此第一沟槽及此第 二沟槽各自具有相互面对的一第一侧壁及一第二侧壁，此第一及此第二沟槽的此第一侧壁 皆位于此瓶状沟槽的同一侧；形成一绝缘层覆盖此第二沟槽的此第一及此第二侧壁及底 部；形成一朝向此第一沟槽的第一开口于此绝缘层中；自此第一开口移除此绝缘层的靠近 此第二沟槽的此第一侧壁的一顶部部分的部分，形成一第二开口，此第二开口连接此第一 开口并暴露出此第二沟槽的此第一侧壁的此顶部部分；填入一导电材料于此第二开口中； 以及形成一导线于此瓶状沟槽的底部，此导线与此导电材料直接接触。 0006 本发。
12、明实施例一种位线结构，包括：一基材，具有一瓶状沟槽于其中，其中此瓶状 沟槽包含一第一沟槽及一扩大的第二沟槽，且其中此第一沟槽及此第二沟槽各自具有相互 面对的一第一侧壁及一第二侧壁，此第一及此第二沟槽的此第一侧壁皆位于此瓶状沟槽的 同一侧；一绝缘层，位于此第二沟槽中，具有一第一开口朝向此第一沟槽，且与此第二沟槽 构成一第二开口，此第二开口连接至此第一开口并暴露出此第二沟槽的此第一侧壁的一顶 部部分；一导电材料，至少位于此基材的邻接于此第二开口的部分中；以及一导线，位于此 说 明 书CN 102832173 A 2/5页 5 第一开口中，且与此导电材料直接接触。 0007 依照本发明实施例所提供的。
13、位线结构及其制造方法，可有效降低位线及位线之间 的寄生电容，且不会增加位线及位线之间的最小间隔。因此，位线及位线之间的间隔即便大 幅缩减，亦不会导致有过高的寄生电容产生。 附图说明 0008 此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不 构成对本发明的限定。在附图中： 0009 图1显示现有的动态随机存取存储器的位线结构的剖面图； 0010 图2显示依照本发明实施例的动态随机存取存储器的上视图； 0011 图3A至图3S显示依照本发明实施例的动态随机存取存储器的位线的制造步骤的 剖面图。 0012 附图标号： 0013 100半导体基材； 110绝缘层； 0014 1。
14、28接触元件； 130位线； 0015 202位线； 204字线； 0016 206主动区； 208接触插塞； 0017 210接触插塞； 300基材； 0018 302垫层； 304第一沟槽； 0019 305a第一侧壁； 305b第二侧壁； 0020 306保护层； 308第二沟槽； 0021 309瓶状沟槽； 310绝缘层； 0022 312第一开口； 314导电材料； 0023 316氧化层； 318氮化硅层； 0024 320a、320b保护层； 322牺牲层； 0025 324a未掺杂的无晶相硅层； 0026 324b经掺杂的无晶相硅层； 0027 326第二开口； 328接触元件。
15、； 0028 330导线。 具体实施方式 0029 为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合所附图式，作详细说明如下。 0030 请参见图2，其显示为本发明实施例所提供的一动态随机存取存储器的上视图。在 一半导体基材200中，含有多条供位线202形成的沟槽及多条供字线204形成的沟槽，彼此 实质上垂直交错排列。每条供位线202形成的沟槽中含有位线202，每条供字线形成的沟槽 中含有字线204，其中字线204被分割为左右两条(如图2所示)。此晶体管的主动区206 为未凹陷的区域，因而形成一柱体。每条位线202及字线204皆与晶体管的主动区电连接， 且各。
16、自通过连接外部电路的插塞208、210提供输入/输出信号。依照本发明的实施例，每 说 明 书CN 102832173 A 3/5页 6 个位线及字线的宽度及其所夹的区域，依照最小元件尺寸F来决定，以达到高密度的堆积。 因此，本发明所述的动态随机存取存储器包含4F2的存储单元。 0031 图3A至图3R显示为依照本发明实施例的动态随机存取存储器的位线的制造方法 的剖面图。参见图3A，其显示为依照图2中所示的线段X-X的剖面结构。首先，提供一基 材300。在一实施例中，基材300可为未掺杂的单晶硅基材，或掺杂有一导电型态的半导体 基材，例如含p型掺杂的硅锗基材。可视需要形成垫层(pad layer。
17、)302于半导体基材300 上。垫层302上具有一图案化光刻胶(未显示)，可依照此光刻胶的图案刻蚀半导体基材 300形成一第一沟槽304。在一实施例中，此垫层(pad layer)302可为氮化硅。图案化光 刻胶可在第一沟槽304形成后予以移除。第一沟槽304的宽度可为约10100nm。第一沟 槽304的深宽比可为约26。 0032 参见图3B，其显示形成一保护层306(在本发明实施例中，亦可称之为第一保护 层)内衬于第一沟槽304的侧壁上，且在干刻蚀后暴露出该第一沟槽304的底部。在一实 施例中，保护层306可包括光刻胶、氮化硅、氮化钛、或前述的组合。保护层306的厚度可为 约10500 0。
18、033 接着，参见图3C，以保护层306为掩膜，进行一刻蚀工艺，以由第一沟槽304的底 部向其下方的半导体基底300进行等向性或非等向性刻蚀，且不破坏第一沟槽304的轮廓。 因此，由该第一沟槽304底部向其下方形成一扩大的第二沟槽308。虽然图示中仅显示方 形，然而第二沟槽的剖面形状亦可为其他形状，例如圆形、椭圆形、锥形或其他任意形状。此 第二沟槽308与第一沟槽304构成一瓶状沟槽309。在一实施例中，此第二沟槽308的最大 宽度可为约30120nm，深度可为约10100nm。因此，所形成的瓶状沟槽309的深度可 为约1001000nm，且深宽比介于约38之间。第一沟槽304及第二沟槽308。
19、各自具有 相互面对的一第一侧壁及一第二侧壁，该第一及该第二沟槽的第一侧壁305a皆位于该瓶 状沟槽309的同一侧。亦即，如图3C所示，瓶状沟槽309的第一侧壁305a由第一沟槽的第 一侧壁及第二沟槽的第一侧壁所构成；瓶状沟槽309的第二侧壁305b由第一沟槽的第二侧 壁及第二沟槽的第二侧壁所构成。 0034 接着，参见图3D，其显示形成绝缘材料310在瓶状沟槽309中。绝缘材料310可包 含氧化物或低介电常数介电材料。低介电常数材料可为介电常数低于氧化硅的介电材料， 例如可包含氟掺杂玻璃、碳掺杂氧化硅、黑钻石(Black Applied Materials of Santa Clara，Cal。
20、ifornia)、干凝胶(xerogel)、气凝胶(aerogel)、氟掺杂非晶碳膜 (amorphous fluorinated carbon)、聚对二甲苯、双苯基环丁烯(bis-benzocyclobutenes， BCB)、芳香族碳氢化合物Dow Chemical，Midland，Michigan)、聚亚酰胺 (polyimide)、其他合适材料及/或上述材料的任意组合。参见图3E，其显示以该保护层306 为掩膜进行刻蚀工艺，以移除一部分的绝缘材料310。此刻蚀工艺例如可为反应性离子刻 蚀。在一实施例中，剩余的绝缘材料310仍覆盖第二沟槽308的侧壁及底部，且具有第一开 口312于其中。。
21、第一开口312朝向第一沟槽304的底部并与其相连接。既然第一开口312 是以保护层306为掩膜进行刻蚀工艺所得到，第一开口的312宽度的可实质上约略等同于 第一沟槽304的宽度减掉保护层306的厚度。随后，参见图3F，保护层306被移除。保护层 306可用任何现有的技术予以移除。 0035 参见图3G，其显示在第一开口312中形成一导电材料314。在一实施例中，导电材 说 明 书CN 102832173 A 4/5页 7 料314可包含多晶硅、单晶硅或无晶相的硅。导电材料314可由化学气相沉积形成，并经适 当的刻蚀工艺控制其厚度。在一实施例中，导电材料314的上表面与绝缘层310的上表面 等高。
22、。或者，导电材料314的两侧与该绝缘层310的上表面等高，但具有较为凹陷的中央部 分。 0036 参见图3H，其显示形成保护层内衬于第一沟槽304的侧壁上(在本发明实施例中， 亦可称之为第二保护层)。由于第二沟槽308已由绝缘层310及导电材料314所填满，第 二保护层316仅会形成于第一沟槽304的侧壁上。在一实施例中，第二保护层的厚度可为 330nm。第二保护层的末端可仅与绝缘层310直接接触，或同时与绝缘层310及导电材 料314直接接触。第二保护层可包含一或多层的绝缘层，例如氧化硅、氮化硅、氮氧化物等。 在本实施例中，如图3H所示，第二保护层系由氧化层316及氮化硅318层所构成。氧化。
23、层 316及氮化硅318层可依序以热氧化或沉积方式形成。 0037 接着，参见图3I，其显示更移除一部分的导电材料，以使该导电材料314的上表面 距离第一沟槽304的底部具有一距离d，并暴露出部分的绝缘层310。在一实施例中，距离d 可为10100nm。随后，参见图3J，形成保护层320a在靠近第一侧壁305a的第二保护层 及暴露的绝缘层310上，及保护层320b于靠近第二侧壁305b的第二保护层及暴露的绝缘 层310上(在本发明实施例中，保护层320a、320b亦可称之为第三保护层)。第三保护层 320a、320b与第二保护层具有不同刻蚀选择性，可包含例如氮化钛。第三保护层320a、320b。
24、 可由经例如化学气相沉积、原子层沉积作沉积后，再进行非等向性刻蚀形成。第三保护层 320a、320b与该第二保护层具有不同的刻蚀选择性。在一实施例中，第三保护层320a、320b 的厚度可为约110nm，例如7nm。 0038 接着，参见图3K，其显示形成一牺牲层322在瓶状沟槽309中。在一实施例中，牺 牲层322可包含氧化层，例如四乙氧基硅烷(etraethoxylsilane，TEOS)。接着，参见图3L， 移除第一沟槽304的上部部分中的一部分的第三保护层320a、320b及牺牲层322，并暴露出 一部分的第二保护层318，以使牺牲层322的上表面低于垫层302的上表面，而在第一沟槽 。
25、304中形成一凹陷部分。在另一实施例中，可由进行非等向性刻蚀工艺形成凹陷部分。 0039 参见图3M，其显示形成一无掺杂的无晶相硅层324a毯覆式覆盖于第一及第二侧 壁上的该第三保护层的位于该牺牲层上方的部分及该牺牲层的顶部，并接着对此无掺杂的 无晶相硅层324a进行一朝向该第二侧壁的具有倾斜角度的注入程序(如图中箭头所示)， 以使至少一部分的无晶相硅层324a转变为具有掺杂的无晶相硅层324b。此注入程序的倾 斜角度可介于约10至30。在一实施例中，掺杂的无晶相硅层324a至少覆盖靠近第二 侧壁的第三保护层320b及该牺牲层322上的顶部的靠近该第二侧壁的一部分。此注入程 序所使用的掺杂物可。
26、含p型或n型掺质，例如硼。 0040 随后，参见图3N，利用经掺杂的无晶相硅层324b及未掺杂的无晶相硅层324a的刻 蚀选择比不同，移除该未掺杂的无晶相硅层324b，并以反应性离子刻蚀将未被经掺杂的无 晶相硅层324b所保护的牺牲层移除至特定位置。因此，暴露出牺牲层322的靠近第一侧壁 的部分及靠近第一侧壁上的第三保护层320a。接着，参见图3O，移除第一侧壁上的第三保 护层320a，以暴露出绝缘层310的靠近第一侧壁的部分。在一实施例中，第三保护层320a 可由湿刻蚀工艺予以移除。 0041 接着，如图3P所示，牺牲层322亦由湿刻蚀工艺予以移除。此外，由于第二侧壁上 说 明 书CN 10。
27、2832173 A 5/5页 8 的第二保护层320b仍存在作为刻蚀的掩膜，绝缘层310的靠近第一侧壁的部分因未被氧化 层316及氮化硅层318保护的部分会完全被刻蚀，而绝缘层301的靠近第二侧壁的部分则 因受到第三保护层320b的保护而不会损伤。例如，绝缘层310的靠近第二沟槽308的第一 侧壁的顶部部分被移除，而暴露出第二沟槽的第一侧壁的顶部部分，形成一第二开口326。 第二开口326朝向第二沟槽308的第二侧壁且与第一开口312连接，且第二开口326的底 部暴露出该第二沟槽328的第一侧壁的顶部部分。 0042 随后，参见图3Q，其显示移除第二侧壁上的第三保护层并重新回填该导电材料 31。
28、4，以使导电材料314填满整个瓶状沟槽309，包括填满整个第二开口326。接着，参见图 3R，其显示以第二保护层为掩膜进行干刻蚀工艺，移除该导电材料在瓶状沟槽中的于第二 开口以外的部分。因此，该导电材料的位于第二开口326中的剩余部分可在随后经退火之 后，朝向第二沟槽308的第一侧壁的顶部部分附近的半导体基材扩散，形成接触元件328。 在一实施例中，导电材料314可完全扩散至半导体基材中，在另一实施中，可保留部分的导 电材料314于第二开口326中，其可依退火工艺的时间和温度决定。 0043 最后，参见图3S，形成一导线330于第二沟槽中，且该导线330亦延伸至第二开口 326中与接触元件32。
29、8直接接触。导线330可为钨，铜或其他金属，亦可包括一阻障/粘合 层以避免扩散以及提供接触元件与绝缘层之间较好的粘合。在一实施例中，此阻障层是由 一或更多层的钛(titanium)、氮化钛、钽、氮化钽或其相似元素形成。此阻障层较佳是以化 学气相沉积形成，然而也可用其他技术来取代化学气相沉积。此阻障层形成的较佳的结合 厚度范围介于50至500此阻障/粘合层可由例如高导电、低阻值材料、元素金属、过渡 金属，或其他相似材料组成。垫层302可视需要予以移除。如此，即形成本发明实施例所提 供的位线结构。 0044 在本发明实施例所提供的位线结构中，接触元件328位于导线330的顶部角落的 位置，相较于现。
30、有的位线结构(参见图1)的接触元件128位于导线130的侧壁，可与位线 上方的垂直晶体管的通道区(未显示)具有较短的距离，因而位线可与晶体管有较佳的电 连接。 0045 接着，可依照动态随机存取存储器的工艺继续在位线上方形成字线及在晶体管上 方形成储存电容。由于字线及储存电容的工艺乃是现有工艺，故在此不多加赘述。 0046 综上所述，依照本发明实施例所提供的位线结构，由于形成一瓶状沟槽，可供更厚 的绝缘层形成于隔离位线及半导体基底，而有效降低位线及位线之间的寄生电容，但不会 增加位线及位线之间的最小间隔。因此，位线及位线之间的间隔即便大幅缩减，亦不会导致 有过高的寄生电容产生。此外，依照本发明。
31、实施例所提供的动态随机存取存储器，位线结构 的接触元件位在导线的顶部角落的位置，因而可与晶体管的通道区有较近的距离，而与晶 体管有较佳的电连接。 0047 虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何本领 域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保 护范围当视权利要求范围所界定者为准。 说 明 书CN 102832173 A 1/12页 9 图1 说 明 书 附 图CN 102832173 A 2/12页 10 图2 说 明 书 附 图CN 102832173 A 10 3/12页 11 图3A 图3B 说 明 书 附 图CN 102。
32、832173 A 11 4/12页 12 图3C 图3D 说 明 书 附 图CN 102832173 A 12 5/12页 13 图3E 图3F 说 明 书 附 图CN 102832173 A 13 6/12页 14 图3G 图3H 说 明 书 附 图CN 102832173 A 14 7/12页 15 图3I 图J 说 明 书 附 图CN 102832173 A 15 8/12页 16 图3K 图3L 说 明 书 附 图CN 102832173 A 16 9/12页 17 图3M 图3N 说 明 书 附 图CN 102832173 A 17 10/12页 18 图3O 图3P 说 明 书 附 图CN 102832173 A 18 11/12页 19 图3Q 图3R 说 明 书 附 图CN 102832173 A 19 12/12页 20 图3S 说 明 书 附 图CN 102832173 A 20 。