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1、(10)申请公布号 CN 102832249 A (43)申请公布日 2012.12.19 C N 1 0 2 8 3 2 2 4 9 A *CN102832249A* (21)申请号 201210333289.X (22)申请日 2012.09.11 H01L 29/78(2006.01) H01L 29/06(2006.01) H01L 29/739(2006.01) (71)申请人电子科技大学 地址 611731 四川省成都市高新区（西区）西 源大道2006号 (72)发明人乔明 何逸涛 温恒娟 向凡 周锌 吴文杰 张波 (74)专利代理机构成都行之专利代理事务所 (普通合伙) 5122。
2、0 代理人温利平 (54) 发明名称 一种MOS型功率半导体器件 (57) 摘要 一种MOS型功率半导体器件，属于半导体功 率器件技术领域。本发明将常规MOS型功率半导 体器件中并排位于P型阱区内沿器件宽度方向呈 条状结构的P型杂质重掺杂区2和N型杂质重掺 杂区1改变成沿器件宽度方向呈交替间隔分布。 本发明能够大大减小寄生晶体管的开启几率，从 而有效的防止器件二次击穿的发生，扩大器件安 全工作区，提高器件的可靠性。同时，本发明寄生 栅源电容相比传统结构减少约二分之一。最后，本 发明在制造过程中只需改动P型杂质重掺杂区2 和N型杂质重掺杂区1的注入掩膜版，即可赢得器 件可靠性的巨大改善，简单易行。
3、。 (51)Int.Cl. 权利要求书1页 说明书4页 附图3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 3 页 1/1页 2 1.一种MOS型功率半导体器件，包括阴极结构；所述阴极结构包括P型阱区（8）和位于 P型阱区（8）中的N型杂质重掺杂区（1）和P型杂质重掺杂区（2）；其特征在于，所述N型杂 质重掺杂区（1）和P型杂质重掺杂区（2）在P型阱区（8）中沿整个器件的宽度方向呈交替 间隔分布，且N型杂质重掺杂区（1）和P型杂质重掺杂区（2）表面均与阴极金属相接触。 2.根据权利要求1所述的MOS型功率半导体器件，其特征在于，所述P。
4、型阱区（8）任意 两个相邻的N型杂质重掺杂区（1）和P型杂质重掺杂区（2）的宽度相同。 3.根据权利要求1所述的MOS型功率半导体器件，其特征在于，所述P型阱区（8）任意 两个相邻的N型杂质重掺杂区（1）和P型杂质重掺杂区（2）的宽度不相同。 4.根据权利要求1所述的MOS型功率半导体器件，其特征在于，所述MOS型功率半导体 器件为MOS型栅控器件，包括N沟道或P沟道的LDMOS、VDMOS、IGBT和LIGBT。 5.根据权利要求1所述的MOS型功率半导体器件，其特征在于，所述MOS型功率半导体 器件采用硅、碳化硅、氮化镓或砷化镓半导体材料制成，或采用绝缘层上半导体材料制成。 权 利 要 求。
5、 书CN 102832249 A 1/4页 3 一种 MOS 型功率半导体器件 技术领域 0001 本发明属于半导体功率器件技术领域，涉及MOS型半导体功率器件结构。 技术背景 0002 在半导体功率器件的设计中，器件的结构设计至关重要。合理的器件结构设计可 以有效的弥补材料缺陷、寄生效应等对器件性能的影响，避免局部热电和二次击穿的出现， 从而防止器件失效、延长使用寿命、提高器件的可靠性。相反，不合理的器件结构设计将严 重制约着器件的可靠性。 0003 随着集成度的增加和工艺线宽的减小，热电效应对功率器件造成的失效越加凸 显。对于金属-氧化物-半导体（MOS）型功率器件，寄生晶体管开启导致二次。
6、击穿为器件 失效的重要机理，并且，沟道越短，二次击穿越容易发生。以N沟道LDMOS器件为例，如图1 所示，其中1、2分别是器件的源端N型杂质重掺杂区（N+源区）和P型杂质重掺杂区（P+接 触区），3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重掺杂区（N+漏区），6、7和8分 别是N型轻掺杂漂移区、P型衬底和P型阱区，T是寄生晶体管，R是寄生电阻。为了改善衬 偏效应和防止寄生晶体管导通，传统的nLDMOS结构将P阱通过高掺杂P区（P + 接触区2）引 出与源极金属短接，且N + 源区1和P + 接触区2通常并排位于P型阱区8中并呈平行于多晶 硅栅极3的条状结构。当器件发生雪崩倍增时，大量空穴。
7、流经源端N+区下方的P阱区，进 入P+接触区。由于寄生电阻的存在，源端N+区的电位低于下方P阱处的电位。当两处电 位差超过PN结导通电压时，PN结正向导通，寄生晶体管开启。寄生晶体管的击穿电压V CEO 远小于nLDMOS雪崩击穿电压V BR ，因而出现负阻效应，器件发生二次击穿而破坏性失效。寄 生晶体管开启现象在MOS管导通时更加容易发生，严重缩小了器件安全工作区，降低了器 件的可靠性。为了防止寄生晶体管开启导致器件发生二次击穿，器件设计人员通常对源端 N+区下方的P型阱区做P型杂质补充注入，形成P-body区，如图2中9所示。由于P-body 掺杂浓度较高，所以寄生电阻R较小，这样可以加大。
8、寄生晶体管开启的难度。 0004 上述热电效应对功率器件造成的失效不仅发生在LDMOS器件中，对于VDMOS、IGBT 等器件，同样具有上述现象。 0005 尽管器件设计者通过引入P-body区加大了寄生晶体管导通的难度，有效的降低 了器件发生二次击穿的可能性，但仍存在明显的不足。首先，寄生晶体管依然存在，当功率 器件发生雪崩倍增或ESD放电产生大量空穴时，注入P型阱区的空穴电流足够大，寄生晶体 管依然会开启形成二次击穿，导致器件破坏性失效，器件的可靠性受到很大的制约；再者， P-body区的引入增加了器件制造工艺程序，有时还要专门增加一道掩膜版，增加了制造成 本。 发明内容 0006 本发明。
9、要解决的技术问题在于，针对MOS型功率半导体器件在发生雪崩倍增或 ESD放电等情况下触发寄生晶体管开启发生二次击穿，致使功率器件破坏性失效，使用寿命 说 明 书CN 102832249 A 2/4页 4 减小、可靠性降低的问题，提供一种高可靠的功率半导体器件结构。本发明能大大减小MOS 型功率器件寄生晶体管的开启几率，从而有效的防止了器件二次击穿的发生，扩大了器件 安全工作区，提高了器件的可靠性。 0007 本发明的技术方案是： 0008 一种MOS型功率半导体器件，包括阴极结构（本领域技术人员应当知道，因为约定 俗成的原因，功率半导体器件使用时的低电位端，有的被称为阴极，也有的被称为源极，在。
10、 本发明中姑且统一称之为阴极）；如图3至5所示，所述阴极结构包括P型阱区8和位于P 型阱区8中的N型杂质重掺杂区1和P型杂质重掺杂区2；所述N型杂质重掺杂区1和P型 杂质重掺杂区2在P型阱区8中沿整个器件的宽度方向（即平行于器件多晶硅栅极3的方 向）呈交替间隔分布，且N型杂质重掺杂区1和P型杂质重掺杂区2表面均与阴极金属相接 触。 0009 在本发明所述的高可靠功率半导体器件中，所述具有MOS型结构的功率器件包括 N型沟道和P型沟道的LDMOS、VDMOS、IGBT和LIGBT等具有MOS型结构的栅控器件。其中P 型阱区8任意两个相邻的N型杂质重掺杂区1和P型杂质重掺杂区2的宽度可以相同，也 。
11、可以不相同。整个器件可采用采用硅、碳化硅、氮化镓或砷化镓半导体材料制成，或采用绝 缘层上半导体材料制成。 0010 本发明提供的MOS型功率半导体器件，与常规MOS型功率半导体器件唯一不同点 是，P型阱区引出与金属电极形成欧姆接触的P型杂质重掺杂区2和N型杂质重掺杂区1的 结构不同。常规MOS型功率半导体器件的P型杂质重掺杂区2和N型杂质重掺杂区1在P 型阱区8中呈平行于器件宽度方向的条状结构，而本发明提供的MOS型功率半导体器件的 P型杂质重掺杂区2和N型杂质重掺杂区1在P型阱区8中不再是平行于器件宽度方向的 条状结构，而是沿器件宽度方向二者呈交替间隔分布。 0011 为了使本发明技术更加清。
12、楚明白，现以nLDMOS结构对本发明进行详细阐述。 0012 运用本发明的nLDMOS结构如图3所示，其中1、2分别是器件的源端N型杂质重 掺杂区（以下简称N+源区）和P型杂质重掺杂区（以下简称P+接触区），3是多晶硅栅电极， 4是栅氧化层，5是漏端N型杂质重掺杂区，6、7和8分别是N型轻掺杂漂移区、P型衬底和 P型阱区。当器件发生雪崩倍增或ESD放电等产生大量空穴时，由于本发明源端P+接触区 与沟道反型区直接接触，绝大多数空穴直接从沟道反型区直接进入P+接触区，然后从电极 流出，只有极少数空穴可以流经N+源区下方的P阱区，再进入P+接触区。相比于传统的 nLDMOS结构，一方面，通过改变空穴。
13、电流的路径，使空穴电流避开了N+源区下面的P型阱 区，直接进入P+接触区，避免了寄生晶体管的开启；另一方面，可以通过设计N+源区、P+接 触区的宽度，使N+源区下端的P型阱区到P+接触区的空穴路径远小于传统nLDMOS结构的 路径，这样寄生电阻R远小于传统nLDMOS结构的寄生电阻，加上只有极少数空穴流经此路 径，寄生晶体管导通的概率大大降低。因此本发明大大降低了nLDMOS发生二次击穿的可能 性，扩大了器件的安全工作区，提高了器件的可靠性。同时，由于N+源区与栅电极重叠面积 减小，寄生栅源电容也减小了。除此之外，本发明提供的MOS型功率半导体器件在制造过程 中完全不用更改、增加任何工艺步骤，。
14、只需改动N+源区、P+接触区的注入掩膜版，即可赢得 器件可靠性的巨大改善，简单易行。由以上分析，此结构同样适用了P型沟道器件。 0013 综上所述，本发明产生的有益效果为： 说 明 书CN 102832249 A 3/4页 5 0014 本发明将常规MOS型功率半导体器件中并排位于P型阱区内沿器件宽度方向呈条 状结构的P型杂质重掺杂区2和N型杂质重掺杂区1改变成沿器件宽度方向呈交替间隔分 布。由于P型杂质重掺杂区2与沟道反型区直接接触，当器件发生雪崩击穿等产生大量空穴 时，绝大多数空穴从沟道反型区直接进入P型杂质重掺杂区2，大大减小了寄生晶体管的开 启几率，从而有效的防止了器件二次击穿的发生，。
15、扩大了器件安全工作区，提高了器件的可 靠性。同时，由于N型杂质重掺杂区1与栅电极重叠面积减小，寄生栅源电容相比传统结构 减少约二分之一。最后，本发明提供的MOS型功率半导体器件在制造过程中完全不用更改、 增加任何工艺步骤，只需改动P型杂质重掺杂区2和N型杂质重掺杂区1的注入掩膜版，即 可赢得器件可靠性的巨大改善，简单易行。本发明所提供的高可靠的功率半导体器件结构 可用于N型沟道和P型沟道的LDMOS、VDMOS、IGBT、LIGBT等具有MOS型结构的功率器件结 构中。 附图说明 0015 图1是传统的nLDMOS结构。 0016 图2是传统引入P-body区的nLDMOS结构。 0017 图。
16、3是运用本发明的nLDMOS结构。 0018 图4是运用本发明的VDMOS结构。 0019 图5是运用本发明的LIGBT结构。 具体实施方式 0020 为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结 合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用 以解释本发明，并不用于限定本发明。 0021 本发明提供的MOS型功率半导体器件，改变了传统MOS型功率器件阴极结构中与 阴极金属接触的P型杂质重掺杂区2和N型杂质重掺杂区1的结构。将常规MOS型功率半 导体器件中并排位于P型阱区内沿器件宽度方向呈条状结构的P型杂质重掺杂区2和N型 杂质重掺杂。
17、区1改变成沿器件宽度方向呈交替间隔分布。本发明通过改变P型杂质重掺杂 区2和N型杂质重掺杂区1的结构进而改变了空穴电流的路径，大大降低了器件中寄生晶 体管开启导致器件二次击穿的概率，扩大了器件的安全工作区，提高了器件可靠性，且使栅 源电容减小约一半。此外本发明提供的MOS型功率半导体器件在制造过程中无需更改、增 加任何工艺步骤，只需改动P型杂质重掺杂区2和N型杂质重掺杂区1的注入掩膜版，即可 赢得器件可靠性的巨大改善，简单易行。 0022 本发明可用于N型沟道和P型沟道的LDMOS、VDMOS、IGBT等具有MOS型结构的功 率器件中，以N型沟道器件为例，如图35所示。 0023 图1给出了传。
18、统的nLDMOS结构，其中1、2分别是器件的源端N型杂质重掺杂区和 P型杂质重掺杂区，3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重掺杂区，6、7和8 分别是N型轻掺杂漂移区、P型衬底和P型阱区,T是寄生晶体管，R是寄生电阻。图2给出 了在源端N + 区下方引入P-body区的nLDMOS结构，其中9是P-body区。对于这两种传统 的结构，P + 区远离沟道反型区，当器件发生雪崩击穿或ESD放电等产生大量空穴时，空穴流 说 明 书CN 102832249 A 4/4页 6 经寄生电阻R，促使寄生晶体管导通导致器件发生二次击穿，器件破坏性失效。这严重影响 了器件的可靠性，为器件的工作带来了。
19、隐患，且这种影响将随着沟道长度的缩短越加凸显， 严重影响了功率器件向小尺寸方向发展。 0024 图3给出了运用本发明的nLDMOS结构。其中1、2分别是器件的源端N型杂质重 掺杂区和P型杂质重掺杂区，3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重掺杂区， 6、7和8分别是N型轻掺杂漂移区、P型衬底和P型阱区。此结构采用多个N+源区和P+接 触区相互间隔且与栅电极垂直的排列方式。由于P+接触区与沟道反型区直接接触，当器件 发生雪崩击穿或ESD放电等产生大量空穴时，绝大多数空穴直接从沟道反型区进入P+接触 区，避免了流经寄生电阻R，从而大大降低了寄生晶体管导通导致器件二次击穿的概率。因 此扩大。
20、了器件的安全工作区、提高了器件的可靠性。同时，由于源端N + 区与栅电极的接触 面积减小了约二分之一，也使栅源电容减小约二分之一。 0025 图4给出了运用本发明的N型沟道VDMOS结构。其中1、2分别是器件的源端N型 杂质重掺杂区和P型杂质重掺杂区，3是多晶硅栅电极，4是栅氧化层，5是漏端N型杂质重 掺杂区，8和10分别是P型阱区和N型轻掺杂区。 0026 图5给出了运用本发明的N型沟道LIGBT结构。其中1、2分别是器件的发射极N 型杂质重掺杂区和P型杂质重掺杂区，3是多晶硅栅电极，4是栅氧化层，6和8分别是N型 轻掺杂区和P型阱区，11是集电极P型杂质重掺杂区。 0027 运用本发明所述。
21、的高可靠功率半导体器件，所述的器件源端与金属电极接触的N + 区1和P + 区2宽度可相同或者不同；同时，所述具有MOS型结构的功率器件，可在硅材料、 绝缘体上硅制成。 0028 综上所述，本发明提供了一种高可靠的半导体功率器件结构，其大大降低了MOS 型功率器件寄生晶体管开启导致器件发生二次击穿的几率。相比传统的器件结构，采用此 结构的功率器件具有较大的安全工作区，较小的栅源寄生电容，较高的可靠性。本发明可用 于N型沟道和P型沟道的LDMOS、VDMOS、IGBT等具有MOS型结构的功率器件中。 0029 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡是本发明的精 神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。 说 明 书CN 102832249 A 1/3页 7 图1 图2 说 明 书 附 图CN 102832249 A 2/3页 8 图3 图4 说 明 书 附 图CN 102832249 A 3/3页 9 图5 说 明 书 附 图CN 102832249 A 。