具有自动时钟对准的数字PLL背景技术
锁相环(PLL)是很多现代通信电路的重要部件。在无线信号的传输期间，
该无线信号的频率和相位可能变得失真，导致所传输的载波信号和接收器的载
波信号之间的差异。PLL通过根据参考信号来调节设备中所使用的载波信号的
相位和频率，在接收器的载波信号与所传输的载波信号之间实现同步。
图1a示出了示例性锁相环(PLL)100的简化的框图。PLL 100包含被配
置为生成RF频带中的数字可变时钟信号(CLKV)的数控振荡器(DCO)106，
所述信号被提供至分频器链110和反馈路径112。
分频器链110被配置为将可变时钟信号CLKV分频，以生成不同时钟域中
(即具有不同频率)的多个输出时钟信号clk_out1、clk_out2等，所述输出时钟
信号作为PLL 100的输出被提供。不同的输出时钟信号可被提供至极性调制器
传输链中的不同部件，例如被配置为在高频操作的模拟部件(如DCO、DPA)
和被配置为在较低频率操作的数字部件。
反馈路径112包含时间到数字转换器(TDC)108，其被配置为接收可变时
钟信号CLKV和参考信号REF。参考信号REF的重定时可通过确定可变时钟信
号CLKV与参考时钟REF之间的相位差来执行。基于所计算的差，对相位检测
器102的输出作出调整。相位检测器102的输出被提供至环路滤波器104，其对
该输出进行滤波，之后该输出在DCO 106处被接收。该PLL反馈环路将可变时
钟信号CLKV与参考时钟REF同步(也就是，使可变时钟信号CLKV的频率
“跟踪”参考信号REF)。
通常，在PLL的各种输出时钟信号之间存在延迟(例如，由于各种模拟元
件如DCO、分频器、四重开关、缓冲器、电平移位器中的传播和/或稳定(settling)
延迟)。图1b示出了与图1a的PLL相关联的示例性时钟时序图114。特别地，
图1b示出了参考信号REF和输出自DCO 106的可变时钟信号CLKV。在时间
T0，可变时钟信号CLKV异相于参考信号REF。然而，从时间T0到时间T1，
可变时钟信号的频率被调整，从而跟随参考信号REF。
图1b还示出了通过可变时钟信号CLKV的分频而生成的第一输出时钟信
号clk_out1和第二输出时钟信号clk_out2。如图1b所示，第一输出时钟信号
clk_out1通过将可变时钟信号CLKV除以二而生成，并且第二输出信号clk_out2
通过将可变时钟信号CLKV除以四而生成。该时钟信号在时间T2周围呈现出时
钟歪斜，这可能有损于利用极性调制传输链传输的信号的传输质量，在所述极
性调制传输链中为了进行适当的操作，需要幅度调制(AM)和相位/频率调制
(PM/FM)路径之间的密切对准。
附图说明
图1a示出了示例性数字锁相环的框图。
图1b示出了与图1a的锁相环相关联的示例性时钟时序图。
图2示出了被配置为在不同时钟域内生成同步时钟信号的数字锁相环
(ADPLL)的第一实施例的框图。
图3示出了被配置为在不同时钟域内生成同步时钟信号的数字锁相环
(ADPLL)的更详细实施例的框图。
图4示出了被配置为在不同时钟域内生成同步时钟信号的数字锁相环
(ADPLL)的具体实施例的框图。
图5a示出了包含被配置为在不同时钟域内生成同步时钟信号的数字锁相
环的极性传输电路的第一实施例的框图。
图5b示出了与图5a的数字锁相环的示例性时钟信号相对应的信号图。
图6示出了包含被配置为在多个不同的时钟域内生成时间对准的时钟信号
的数字锁相环的极性传输电路的更详细框图。
图7是被配置为将时间延迟引入可变时钟信号的示例性可编程延迟线的更
详细框图。
图8a示出了如本文提供的时钟分频器电路的示例性框图。
图8b示出了与图8a的时钟分频器电路相关的示例性时钟时序图。
图9a示出了极性发射机的实施例，示出了时钟分频器电路的输出被提供至
幅度调制路径和相位调制路径。
图9b示出了输入至时钟分频器以及输出自时钟分频器的时钟信号的时序
图。
图10示出了包含于数字锁相环中的时钟同步单元的更详细实施例。
图11是示出用于防止传输链中的重调制的方法的附加实施例的流程图。
具体实施方式
本发明现将参考附图进行描述，其中相同的参考数字始终用于指代相同的
元件，以及其中所示出的结构和设备并不一定按比例绘制。
本公开的某些方面提供于一种具有延迟对准元件的数字锁相环(ADPLL)，
其生成跨越多个不同时钟域(例如具有不同的频率值)的多个时间对准的时钟
信号。在一个实施例中，该方法和装置包括具有数控振荡器(DCO)的数字锁
相环，所述数控振荡器被配置为生成可变时钟信号，所述可变时钟信号被分成
根据两个分离的时钟域操作的两个分离的信号路径。第一信号路径被配置为生
成将该可变时钟信号与参考信号同步的PLL反馈信号。第二信号路径包括被配
置为同步生成多个具有不同操作频率的时间对准的输出时钟信号的时钟分频器
电路。相位检测器监视该可变时钟信号与所述多个时间对准的输出时钟信号之
一之间的相位差并基于所检测的相位差来生成控制信号，所述控制信号使可编
程延迟元件选择性地将延迟引入该第二信号路径中，所述延迟以自动将该输出
时钟信号与所述可变时钟信号时间对准的方式偏移第二信号路径中的信号的时
钟边沿。因此，该时钟分频器具有生成独立于PLL反馈信号但与所述可变时钟
信号同步的输出时钟信号的自由。
图2示出了被配置为生成位于不同时钟域内的时间对准的同步输出时钟信
号的数字锁相环(ADPLL)200的第一实施例的框图。如图2所示，数字锁相
环200包含被配置为生成具有第一频率(例如约2400MHz)的可变时钟信号
CLKV的数控振荡器(DCO)206。
输出自DCO206的可变时钟信号CLKV被分成两个分离的信号路径。包
含PLL反馈环路的第一信号路径具有TDC218，其被配置为生成PLL反馈信号
(例如重定时的时钟信号)，所述PLL反馈信号将所述可变时钟信号与参考信号
REF同步。第二信号路径包括被配置为生成一个或多个输出时钟信号的时钟分
频器电路214。在一个实施例中，分离的信号路径可包含分离的时钟域(例如，
具有包含不同频率的信号)，因而提供根据第一时钟域操作的第一时钟信号和根
据第二时钟域操作的第二时钟信号。PLL反馈环路与时钟分频器电路214之间
的分离在时钟分频器电路214可以生成的可能频率方面提供了更多的自由(例
如，允许根据任意的整数执行分频)。时钟对准器210被配置为保证这两个信号
路径之间的时钟对准以进行PLL的合适操作。
更特别地，耦合于DCO206的输出的延迟对准电路208包含可编程延迟线
212，其被配置为接收输出自分频器220的第一分频可变时钟信号，并选择性地
将延迟引入该第一分频可变时钟信号中，从而导致延迟的时钟信号。时钟分频
器电路214接收该延迟的时钟信号并通过同步地对该延迟的时钟信号进行分频
以生成分别具有等于或低于该延迟的时钟信号的频率的频率的多个输出时钟信
号而对延迟的可变时钟信号进行操作。通常，时钟分频器电路214可包括任意
类型的控制状态机。
时钟分频器电路214可基于公共的分频器信号(例如延迟的时钟信号)执
行分频，使得该输出时钟信号被自动地时间对准。例如，时钟分频器电路214
可包含同步分频器，其根据公共的时钟信号(例如该延迟的时钟信号或其整数
分频)抑制时钟脉冲，以自动引入相位调整并生成时间对准的输出时钟信号。
在一个实施例中，时钟分频器电路214被配置为通过时钟门控方法自动地
生成时间对准的同步时钟信号，其中该时钟分频器电路214基于使能控制信号
(例如在该使能控制信号的上升或下降时钟沿)生成时钟转换(例如上升沿、
下降沿)。在这样的实施例中，使该延迟的时钟信号经过时钟门控单元，其在一
个实施例中可以恒为使能的，以在由时钟分频器电路214生成的该多个输出时
钟信号之间提供相等的时钟延迟。通常，时钟门控方法的应用允许根据不同的
网格调整输出时钟信号的相位。举例而言，可根据在输出自分频器220的第一
分频可变时钟信号(例如700MHz的时钟)的精细网格上或在由时钟分频器电
路214生成的输出时钟信号(例如160MHz的时钟)的较粗网格上来调整输出
时钟信号的相位。
所述多个输出时钟信号之一可从该时钟分频器电路214提供至时钟对准器
210。时钟对准器210监视该多个输出时钟信号之一以及输出自DCO206(由重
定时的时钟信号所驱动，以跟随参考信号REF)的可变时钟信号CLKV，并确
定它们之间的相位差。基于该相位差，时钟对准器210生成控制信号CTRL，
其被提供至可编程延迟线212。该控制信号使该可编程延迟线212将时间延迟引
入/调整至该分频可变时钟信号中，之后其被输入至时钟分频器电路214，从而
间接地控制时间延迟到该输出时钟信号中的选择性引入，使得该输出时钟信号
与该可变时钟信号自动时间对准(例如，该输出时钟信号具有与该可变时钟信
号的上升或下降沿对准的上升或下降沿)。
在一个实施例中，时钟对准器210包含相位检测器，其被配置为监视可变
时钟信号CLKV以及所述多个输出时钟信号clk_out1、clk_out2等之一的上升或
下降沿，并基于此生成控制信号CTRL，该控制信号调整可编程延迟线212的
延迟，直至可变时钟信号CLKV与所述多个输出时钟信号之一的上升或下降沿
在时间上对准。
因此，通过以下方式生成PLL200的输出时钟信号clk_out1、clk_out2：引
入将可变时钟信号的时钟沿与输出时钟信号的时钟沿相对准的时间延迟，并基
于公共时钟信号对延迟的时钟信号进行分频。这种同步导致具有匹配的时钟路
径延迟的输出时钟信号。例如，延迟线212将时间延迟引入延迟的时钟信号中，
该时间延迟导致由延迟的时钟信号生成的第一输出信号clk_out1具有与由延迟
的时钟信号生成的第二时钟信号clk_out2相同的时钟延迟。
在一个实施例中，所述多个输出时钟信号还被提供至时钟同步单元216，
之后作为来自数字锁相环200的输出clk_out1’、clk_out2’(它们可分别与
clk_out1、clk_out2相同或不同)被提供。该时钟同步单元216被配置为利用所
述多个时间对准的输出时钟中的一个或多个来生成重定时的时钟信号CLKR，
以对参考时钟REF进行重采样，以便生成用作ADPLL环路的主时钟的重定时
的时钟信号CLKR。在一个实施例中，重定时的时钟信号CLKR可包括输出
clk_out1，、或clk_out2’之一，以下将更详细描述。
重定时的时钟信号CLKR被提供至相位检测器202。重定时的时钟信号
CLKR使相位检测器202生成输出信号，其在调整输出自DCO 206的可变时
钟信号CLKV的频率和/或相位之前由环路滤波器204滤波。可变时钟信号的
频率和/或相位的调整使得该可变时钟信号跟随参考信号REF。在一个实施例
中，时钟同步单元可包含TDC 218。
图3示出了被配置为生成位于不同时钟域内的时间对准的同步输出时钟信
号的数字锁相环(ADPLL)300的更详细实施例的框图。如图3所示，频率命
令字(FCW)在参考相位累加器302被接收，以建立目标可变时钟信号频率。
输出自DCO 308的可变时钟信号CLKV被提供至TDC 322和分频器312。
如上所述，分频器312生成被提供至延迟线316的分频可变时钟信号，延迟线
316将可变时间延迟(由时钟对准器314控制)引入该分频可变时钟信号CLKV，
之后将延迟的时钟信号提供至时钟分频器电路318，时钟分频器电路318生成
多个时间对准的输出时钟信号clk_out1、clk_out2等。
该时间对准的输出时钟信号clk_out1、clk_out2被提供至时钟同步单元320，
时钟同步单元320可耦合至TDC 322并被配置为利用输出时钟信号clk_out1’、
clk_out2’等中的一个或多个对参考时钟REF进行重定时(例如，对参考时钟
REF过采样并生成重定时的时钟信号CLKR)。TDC 322被配置为确定可变时
钟CLKV与参考时钟REF之间的时间延迟误差(例如重定时误差)并将对应
于该重定时误差的数字信号提供至参考相位检测器304，以补偿系统的量化误
差。在图3所示的实施例中，数字锁相环包含由加法器所组成的参考相位检测
器304，所述加法器被配置为根据图示的符号(正号未示出，负号在来自寄存
器324的输入上示出)将接收自相位累加器302、TDC 322和寄存器324的信
号相加。
可变时钟信号CLKV还被提供至计数器310。计数器310的输出由寄存器
324利用重定时的时钟信号CLKR采样，以保证重定时的时钟信号与该可变时
钟信号之间的同步(例如，该重定时的时钟信号对计数器310的输出进行欠采
样，使得利用同一时钟可以实现参考信号与振荡器的相位的对比)。寄存器324
的输出被提供至相位检测器304，相位检测器304生成输出信号，所述输出信
号被环路滤波器306滤波，之后调整DCO的操作以生成跟随该参考信号的可
变时钟信号CLKV。
图4示出了被配置为生成位于不同时钟域内的同步输出时钟信号的数字锁
相环(ADPLL)400的具体实施例的框图。如图4所示，数控振荡器(DCO)
402被配置为生成具有两倍于(2×)RF通道频率的振荡频率(例如～4900MHz)
的可变时钟信号CLKV。该可变时钟信号CLKV被提供至分别被配置为生成
具有不同时钟域的信号的第一和第二分频器。
包含除二分频器的第一分频器404耦合于DCO 402的输出与时钟对准器
408之间。第一分频器404将可变时钟信号的频率除以2，以生成具有是可变
时钟信号的频率的1/2的频率(例如～2450MHz)的RF频率信号(clkdco_div2)。
第二分频器406被耦合于DCO 402的输出与可编程延迟线410之间。在一个
实施例中，第二分频器406包含除7分频器，其被配置为将可变时钟信号的频
率除以7，以生成具有是可变时钟信号的频率的1/7的频率(例如～700MHz)
的信号(clkdco_div7)。因而，第一和第二分频器将可变时钟信号分成两个不
同的分离时钟域，一个被除以2，以生成用于PLL的反馈信号，以及一个被除
以7，以生成被提供至可编程延迟线410的时钟信号。
为了同步分离时钟域内的信号，可编程延迟线410被配置为将延迟引入除
以7的时钟信号(clkdco_div7)。可编程延迟线410的输出连接至包含恒为使
能的时钟门控单元的时钟分频器电路412。该时钟分频器电路412根据时钟信
号clkdco_div7通过时钟门控以同步的方式生成输出时钟信号(例如用于调制
路径)。例如，使时钟信号clkdco_div7经过该时钟门控单元，以具有与除以4
的时钟clkana_tdc160和clkoff_tdc160(例如分别具有～160MHz的频率)相
同的延迟。在图4中，时钟分频器电路412被配置为生成用于ADPLL的相位
调制路径的时钟(clkdco_div7、clkana_160、clkoff_160)和用于DCO的时钟
(被示为虚线)。
调制时钟(clk_div7、clkana_160、clkoff_160)被馈送至时钟同步单元414
(例如在TDC416中)，其中它们被用于对参考时钟REF重采样，以生成重定
时的时钟clkr_160，重定时的时钟clkr_160用作ADPLL环路的主时钟。在一
个实施例中，参考时钟REF(例如26MHz)首先与clkdco_div2(例如2450MHz)
同步，并且然后与clk_div7(例如700MHz)同步，以及然后与160MHz的时
钟(例如clkana_160)同步，以生成与调制路径时钟相对准的重定时的时钟
clkr_160。
时钟对准器408利用相位检测器来监视时钟信号clkdco_div2和clkdco_div7
的上升(或下降)沿。根据相位检测器的输出，时钟对准器408调整位于时钟
分频器电路412上游的可编程延迟线410，直至所监视的时钟的边沿在一个延
迟线级延迟的精度内被对准。这导致ADPLL环路主时钟CLKR_160与调制路
径时钟相对准。
图5a示出了包含被配置为生成位于不同时钟域内的时间对准的同步输出
时钟信号的数字锁相环(ADPLL)516的极性传输电路500的第一实施例的框
图。尽管极性传输电路500被图示为极性发射机，但应当理解ADPLL还可包括
于其它的传输电路(诸如例如极性收发机)之内。
如图5a所示，极性传输电路500包含基带处理器502，其被配置为根据要
被传输的数字输入信号SIN生成正交的同相位(I)和正交相位(Q)码元。直
角坐标至极坐标转换器504被配置为接收I/Q码元并根据其生成数字幅度调制
(AM)信号ρ和相位/频率调制(PM/FM)信号Φ。在一个实施例中，直角坐
标至极坐标转换器504可包含CORDIC(坐标旋转数字计算机)，其被配置为
将I/Q基带信号的幅度转换为等价的极性言号。数字AM信号ρ沿着包含多个
幅度调制部件506(例如插值器、数模转换器等)的第一信号路径被传输。
PM/FM信号Φ沿着包含相位至频率转换器514的第二信号路径被传输。该相
位至频率转换器514生成直接驱动DCO518的操作的前馈(或直接频率调制
信号)yf。该相位至频率转换器514还生成补偿频率yc信号，其在一个实施例
中可被加到频率命令字(FCW)。FCW被提供至数字PLL516。由第一和第二
信号路径所携带的信号被混合电路508(例如功率放大器)组合，以形成输出
信号SCOMP，其被提供至一个或多个放大级510，之后被天线512接收以用于
无线传输。
在一个实施例中，DCO 518可被配置为生成在高于RF输出频率(例如
4800MHz)的频率下操作的可变时钟信号。这种操作可有利于防止例如传输言
号与其它通信信号带之间的干扰(例如串扰)。在这种实施例中，DCO 518可
耦合至一个或多个分频器520、522，其被配置为将该可变时钟信号进行分频，
以生成如上所述的具有不同时钟域的信号。特别地，DCO 518被耦合至第一分
频器520，其被配置为将该可变时钟信号进行分频，以生成作为被提供至混合
器508的载波信号的RF输出信号，以及耦合至第二分频器522，其被配置为
将该可变时钟信号进行分频，以生成一信号，该信号被提供至可编程延迟线
524，之后被提供至配置为生成多个输出时钟信号clk_out1和clk_out2的时钟
分频器电路528。
时钟对准器526接收输出自第一分频器520的信号以及输出自时钟分频器
电路528的信号，并基于RF输出信号和一个或多个输出时钟信号之间的相位
差来生成控制信号CTRL。控制信号CTRL操作该可编程延迟线524以选择性
地将时间延迟引入输出自第二分频器522的可变时钟信号。
时钟分频器电路528可进一步被配置为生成包括大范围的不同的降频信号
的一个或多个附加的较低频率信号(例如clk_out3等)，其可在整个极性传输
电路500中(例如在极性传输电路的数字部分)使用。在各种实施例中，该一
个或多个附加的较低频率信号可由极性传输电路500中的不同部件使用。
例如，在一个实施例中，DCO 518可被配置为生成操作于4804-4960MHz
的可变时钟信号。第一分频器520可被配置为将该可变时钟信号除以2，以生
成操作于2402-2480MHz的RF输出信号(载波信号)。第二分频器522可被配
置为将4802-4960MHz的可变时钟信号除以7，以生成具有近似686-709MHz
频率的分频可变时钟信号。时钟分频器电路528可被配置为进一步将第二分频
器522的输出(具有近似686-709的频率)进行分频，例如除以2以及4，以
生成提供至极性传输电路的相位和/或幅度路径的输出时钟信号(图5a示出了
输出信号被提供至幅度路径，而不是相位路径)。
图5b示出了与极性传输电路500的示例性时钟信号相对应的信号图。如图
5b所示，时间延迟Δt在时钟分频器生成输出时钟信号clk_out1和clk_out2之前
被引入分频可变时钟信号。时间延迟Δt使分频可变时钟信号的上升沿与可变时
钟信号对齐。然后通过延迟的可变时钟信号的同步分频以具有时间对准的时钟
边沿(例如在时间T2)而生成输出时钟信号，其与可变时钟信号(例如参考信
号)相对准。应当理解，虽然时间延迟Δt在图5b中被示为单个时间延迟，但
该时间延迟可在多个时钟周期上以迭代的方式被引入该分频可变时钟信号。
图6示出了包含被配置为生成在多个不同的时钟域内的时间对准的时钟信
号的数字锁相环的极性传输电路600的更详细的框图。图6特别示出了来自时
钟同步单元的输出时钟信号被提供至极性传输电路600的幅度调制路径和相位/
频率调制(PM/FM)路径中不同的“时钟/频率域”。应当理解，图6所示的频
率值和分频器值意图作为本发明的非限制性示例。例如，虽然图6的示例中所
示的可变时钟频率被描述为操作于4804-4960MHz的频率，但这是本发明的一
个非限制性实施例。
参见图6，在第一时钟域602中，输出自DCO 610的可变时钟信号的频率
被提供至第一分频器612，其被配置为将该可变时钟频率(clk)的频率除以2，
以生成操作于2402-2480MHz(clk/2)的采样频率下的第一时钟信号。所述第
一时钟信号作为高频相位调制载波信号被提供至混合器614，其将幅度调制引
入PM载波信号以生成输出信号。
该可变时钟信号还被提供至第二分频器616，其被配置为将可变时钟频率
的频率除以7以获得具有频率为686MHz-708MHz(clk/7)的信号的分频可变
时钟信号。该分频可变时钟信号被提供至生成延迟时钟信号的延迟元件618，
该延迟时钟信号进一步提供至时钟分频器电路620。时钟分频器电路620被配
置为对该延迟时钟信号(具有686-708MHz的频率)进行操作(例如进一步分
频)，以生成具有各个频率的多个时间对准的输出时钟信号。
例如，时钟分频器电路620可生成保持在686MHz-708MHz频率的输出时
钟信号clk/7。输出时钟信号clk/7可由时钟同步单元624用于重定时目的，并
且随后被提供至被配置为将数字AM信号ρ转换为模拟电流的RF数模转换器
(RF-DAC)626。RF-DAC626包括于第一时钟域602内，其在686MHz-708MHz
的采样频率下操作。
时钟分频器电路620还可生成具有近似171MHz至177MHz(即等于分频
可变时钟信号频率除以4)的操作频率的输出时钟信号clk/7/4。输出信号clk/7/4
还可由时钟同步单元624用于重定时目的，并生成提供至幅度调制(AM)路
径中的第一CIC插值器628的时钟信号clk/7/4，以及提供至相位/频率调制
(PM/FM)路径中的第三CIC插值器632的时钟信号clk/7/4’。CIC插值器628
和632位于第二时钟域604内，且操作于近似171MHz至177MHz的采样频率
下。第一CIC插值器628可被配置为将数字AM信号ρ偏移到合适的采样率，
之后将其提供至RF数模转换器(RF-DAC)626。
时钟分频器电路620还可生成具有近似42MHz-44MHz(即等于分频可变
时钟信号频率除以16)的操作频率的时钟信号clk/7/4/4。时钟信号clk/7/4/4可
由时钟分频器电路620同步并随后被提供用于幅度调制和相位/频率调制路径
二者中的数字操作，其在近似42MHz44MHz的采样频率下操作。在一个实施
例中，时钟信号clk/7/4/4可用于对由幅度调制(AM)路径中的第二CIC插值
器630、相位至频率转换器638和CORDIC所执行的数字操作进行时钟控制。
在一个实施例中，时钟信号clk/7/4/4可以可选地包括两个或多个分离的时钟信
号(例如时钟信号clk/7/4/4和时钟信号clk/7/4/4’)，其输出自时钟同步单元624
且分别被提供至第三时钟域606内的不同部件。
由时钟信号clk/7/4/4进行时钟控制，相位至频率转换器638被配置为生成
具有近似42MHz44MHz的频率的前馈(直接频率调制)信号fmod，f和也具有近
似42MHz44MHz的频率的补偿频率调制信号fmod，c。CIC插值器632被配置为
将前馈信号fmod，f升频至近似171MHz至177MHz(clk/7/4/)，之后将其提供至
DCO610。补偿频率调制信号fmod，c被积分器640转换为相位信号Φmod，c并在位
于数控振荡器上游的参考相位累加器642的输出处被注入。
时钟分频器电路620还可生成具有近似10MHz-11MHz(即等于分频可变
时钟信号频率除以64)的操作频率的时钟信号clk/7/4/4/4。时钟信号clk/7/4/4/4
可由时钟分频器电路620进行同步并随后被提供用于在第四时钟域608中发生
的数字操作(例如，诸如由脉冲成形滤波器636所执行的操作)，其在近似
10MHz-11MHz的采样频率下操作。
在可选的实施例中，时钟分频器电路620可生成附加的输出时钟信号(未
示出)，其可用于极性传输电路600的其它模拟或数字操作中。相应地，如图6
所示，时钟分频器电路620被配置为生成跨越多个时钟域(例如频率区域)的
时间对准的时钟信号，其中在每个频率区域中执行的极性传输电路操作取决于
DCO可变时钟信号频率的降低。
图7是被配置为将时间延迟引入可变时钟信号的示例性可编程延迟线700
的更详细的框图。如图7所示，可编程延迟线700包含多个缓冲器702a至702n，
其被配置为接收分频的可变时钟信号(例如来自耦合于DCO的分频器)。每个
缓冲器702被配置为将小延迟(例如兆分之一秒的延迟)引入分频的可变时钟
信号。由所述多个缓冲器所生成的多个延迟的时钟信号可被提供至多路复用器
704，其被配置为基于时钟对准器706所提供的控制信号CTRL来选择性地设置
可编程延迟线700的延迟。
因此，在示例性的可编程延迟线700中，可编程延迟线所引入的延迟的大
小与多路复用器704所选择的信号路径中的延迟元件的数量成正比。例如，控
制信号CTRL可使多路复用器704输出具有由缓冲器702a和702b导致的小延
迟的延迟可变时钟信号，或控制信号CTRL可以使多路复用器704输出具有由
缓冲器702a-702(n-1)导致的较大延迟的延迟可变时钟信号。
图8a示出了如本文提供的时钟分频器电路800(例如，对应于时钟分频器
电路214)的示例性框图。如图8a所示，时钟分频器电路800包含多个触发器
808(例如边沿触发的触发器)。相应的触发器808a、808b、808c具有：第一输
入节点，其耦合于可编程延迟线802且被配置为接收延迟的时钟信号；以及第
二输入节点，其耦合于门控逻辑元件806且被配置为接收使能控制信号EN_n。
该延迟的时钟信号在被门控逻辑元件806接收之前还从可编程延迟线804被提
供至一个或多个串联连接的分频器804。如图8a所示，第一分频器804a将延迟
时钟信号的频率除以2，之后将其提供至门控逻辑元件806，而第二分频器804b
进一步将该延迟时钟信号的频率除以2(即累积将延迟时钟信号除以4)，之后
其被门控逻辑元件806接收。门控逻辑元件806被配置为生成使能控制信号
EN n，其被提供至触发器808并允许时钟分频器电路800利用时钟门控生成多
个同步的时钟信号。在其中触发器808包含边沿触发的触发器的一个实施例中，
当使能信号变高时，在第一输入节点提供(例如来自延迟线)的延迟时钟信号
的数据状态在作为输出时钟信号输出之前被提供至缓冲器812。
在一个实施例中，可将恒定高的信号提供至触发器之一808a，因此使得该
触发器能够输出具有与可编程延迟线802提供的延迟时钟信号相等的频率的第
一分频时钟信号。
图8b示出了与图8a的时钟分频器电路相关的示例性时钟时序图。如图8b
所示，由门控逻辑元件806提供的第二控制信号EN2将以作为延迟时钟信号
的频率的1/2的频率从低数据状态变到高数据状态。这导致第二分频时钟信号具有
是延迟可变时钟信号的频率的一半的频率。此外，由于该第二分频时钟信号在
延迟时钟信号的上升沿生成，因而第二分频时钟信号与第一分频时钟信号(其
与重定时的时钟信号同步)是同步的。
相似地，由门控逻辑元件806提供的第三控制信号EN_3将以作为延迟可
变时钟信号的频率的1/4的频率从低数据状态变到高数据状态。这导致第三分频时
钟信号具有是延迟时钟信号的频率的四分之一的频率并与延迟时钟信号同步。
此外，由于该第三分频时钟信号在延迟可变时钟信号的上升沿生成，因而第三
分频时钟信号与第一和第二分频时钟信号(其与重定时的时钟信号同步)是同
步的。
相应地，如图8a-8b所示，时钟分频器电路被配置为利用时钟门控方法来
选择性地生成多个具有不同频率并沿其时钟边沿同步的时钟分频信号。
在一个实施例中，由时钟分频器电路(例如对应于时钟分频器电路214、
318等)执行的自动时钟对准可以始终是激活的。在可选实施例中，由时钟分频
器电路执行的自动时钟对准可选择性地激活以及去激活(例如时钟分频器电路
800的门控逻辑806可被激活以及去激活)。例如，在TDMA传输期间，对准可
在脉冲串的开始被激活，并可在活动传输期间被去激活，以防止脉冲串期间的
相位切换。
图9a示出了极性发射机的实施例，示出了被提供至幅度调制路径902和相
位调制路径904的来自时钟分频器电路的对准输出时钟信号。如图9a所示，时
钟分频器电路906被配置为从分频器908接收具有近似700MHz的频率的信号。
该信号被分频以生成时间对准的输出时钟信号，其可被提供至幅度调制路径902
(clkana_amp_160)以及相位调制路径904(clkana_160、clkoff_160)二者(即，
时钟分频器906被配置为对提供至幅度调制路径902和相位调制路径两者的两
个时钟提供相位调整)。
此外，由于时钟分频器906利用了依靠700MHz时钟的门控技术以生成时
间对准的输出时钟信号(clkana_amp_160、clkana_160、clkoff_160)，因此可相
对于彼此以700MHz时钟的粒度调整边沿时钟输出信号。这允许幅度路径中的
对准(例如通过clkana_160)与相位路径中的对准(例如通过clkoff_160)分
开执行。
例如，如图9a所示，幅度路径902可包括触发器910，其被配置为接收
160MHz的输出时钟信号(clkana_amp_160)，该160MHz的输出时钟信号已独
立于在相位路径904中使用的输出时钟信号(clk_ana_160、clkoff_160)而被移
相(例如在正方向以及负方向上提前和/或延后)。
图9b示出了输入至以及输出自时钟分频器906的时钟信号的时序图912。
特别地，提供至相位路径904和幅度路径902的160MHz的时钟输出信号
(clkana_amp_160、clkana_160、clkoff_160)根据clk_700(输出自分频器908
的700MHz时钟信号)被调整，从而对所述信号的相位进行精细的调整914-918。
例如，基于信号clk_700对时钟clkana_amp_160进行第一时间调整914(例如延
迟、提前)，而基于信号clk_700分别对clkana_160和clockoff_160进行第二和
第三时间调整916和918(例如等于或不同于时间调整914)。
在可选实施例中，对提供至相位和幅度路径的时钟输出信号的时间对准的
较粗略的调整可藉由通过利用160MHz时钟操作的多路复用器对幅度信号进行
延迟来实现。
图10示出了包含于数字锁相环(ADPLL)1000中的时钟同步单元的更详
细的实施例。应当理解，图10示出了时钟同步单元的非限制性实施例。
ADPLL 1000包括时钟分频器电路1002，其被配置为生成多个输出时钟信
号(TDCCLK700_O、CLKOFF160_O、CLKANA160_O)，所述多个输出时钟
信号被提供至时钟同步单元1004，在那里它们被用于参考时钟fref_i的重采样，
以生成重定时的时钟clkr_o，其用作ADPLL 1000的主时钟。
时钟同步单元1004包括使用不同频率的时钟信号进行时钟控制的多个触
发器。所述触发器被配置为执行参考时钟信号fref_i的重采样以生成重定时的时
钟信号clkcr_o。
更特别地，触发器1006被配置为接收参考时钟信号fref_i。以等于DCO 1014
提供的可变时钟信号(TDCCLK2G4_O)的频率除以2(clk/2)的频率对触发器
1006进行时钟控制，从而在clk/2的频率下对参考时钟信号fref_i重采样。触发
器1008被配置为接收输出自触发器1006的重采样参考时钟信号。触发器1008
根据clk700_i(输出自时钟分频器电路1002)进行时钟控制，因此利用700MHz
的信号对输出自触发器1006的重采样的参考时钟进一步重采样。触发器1010
被配置为接收输出自触发器1008的重采样参考时钟信号。触发器1010根据
clkoff160_i(输出自时钟分频器电路1002)进行时钟控制，因此利用160MHz
的信号对输出自触发器1008的重采样的参考时钟进一步重采样。
多路复用器1012被配置为接收输出自触发器1006、1008和1010的每个的
重采样参考时钟信号，并选择性地根据其确定重定时的时钟信号clkcr_o。因此，
时钟同步单元1004被配置为利用所述多个时间对准的输出时钟(由时钟分频器
电路1002产生)中的一个或多个生成重定时时钟信号以便对参考时钟信号fref_i
进行重采样，从而生成用作ADPLL 1000的主时钟的重定时时钟信号clkcr_o。
图11是用于利用数字锁相环生成跨越多个不同频域的多个时间对准的时
钟信号的方法的流程图。尽管本文提供的方法在下文被图示和描述为一系列动
作或事件，然而本公开并不受所图示的这种动作或事件的顺序的限制。例如，
除了本文图示和/或描述的那些之外，某些动作能够以不同的顺序发生和/或与其
它动作或事件同时发生。此外，并非所有图示的动作都是必需的，而且波形的
形状仅仅是说明性的，以及其它波形可以与图示的那些有显著改变。进一步地，
本文所描述的一个或多个动作可在一个或多个分离的动作或阶段执行。
此外，所请求保护的主题可利用标准编程和/或工程技术被实现为方法、装
置或制品，以生成软件、固件、硬件或其任意组合，以控制计算机实现所公开
的主题(例如，图2等所示的电路是可以用于实现方法1100的电路的非限制性
示例)。本文所用的术语“制品”意图包含从任意的计算机可读设备、载体或介
质可访问的计算机程序。当然，本领域技术人员将会意识到，可对这种配置作
出许多修改，而不偏离所请求保护的主题的范围或精神。
在1102，可变时钟信号被生成。在一个实施例中，该可变时钟信号可由数
控振荡器生成，以具有等于RF频率的频率。在可选的实施例中，该可变时钟信
号可由数控振荡器来生成，以具有高于(例如两倍于)RF频率的频率。
在1104，该可变时钟信号被分频，以形成操作于第一频率下的第一信号路
径中的第一时钟信号和操作于与第一频率不同的第二频率下的第二信号路径中
的第二时钟信号。例如，该可变时钟信号可除以二以生成第一时钟信号，并可
除以七以生成第二时钟信号。因此，第一和第二时钟信号具有不同的操作频率。
在1106，第二时钟信号被分频，以生成多个时间对准的输出时钟信号。在
一个实施例中(步骤908)，所述多个时间对准的时钟信号可利用时钟门控方法
而生成，其中所述多个输出时钟信号的时钟转换(例如上升沿、下降沿)基于
使能控制信号而生成。该时钟门控方法在上文中结合图8a-8b作出了更详细的描
述。
在1108，利用所述多个时间对准的输出时钟信号中的一个或多个对参考时
钟进行重采样以生成重定时时钟信号。该重定时时钟信号可用作数字锁相环的
主时钟。
在1110，自动地将可变时钟信号与所述多个时间对准的输出时钟信号同步。
同步可包括对可变时钟信号和所述多个输出时钟信号之一的上升或下降沿进行
时间对准。应当理解，方法1100可以迭代地执行。例如，可变时钟信号的同步
可在方法1100的多次迭代中实现。
在一个实施例中，同步可通过监视输出时钟信号和可变时钟信号的时钟边
沿之间的相位差来执行(步骤1112)。在一个实施例中，相位检测器可监视该
可变时钟信号与所述多个时间对准的输出时钟信号之一的时钟边沿(例如上升
时钟边沿、下降时钟边沿)之间的相位差。然后可以基于所监视的输出时钟信
号与可变时钟信号的时钟边沿之间的差，将时间延迟引入第二时钟信号(步骤
1114)。
在一个实施例中，控制信号可基于所检测的相位差而生成，其使可编程延
迟元件选择性地将时间延迟引入第二时钟信号，所述时间延迟以将输出时钟信
号与可变时钟信号时间对准的方式偏移该第二时钟信号的时钟边沿。
尽管已经关于一个或多个实现方式图示并描述了本发明，但对所图示的示
例可以作出改变和/或修改，而不偏离所附权利要求的精神和范围。特别地，关
于由上述部件或结构(组件、设备、电路、系统等)所执行的多种功能，除非
另有指示，用于描述这种部件的术语(包括对“装置”的引用)意图对应于执
行所述部件的指定功能的任何部件或结构(例如在功能上是等价的)，即使与本
发明的本文所图示的示例性实现方式中执行该功能的所公开的结构在结构上不
等价。此外，虽然本发明的特定特征可能仅关于几种实现方式之一来公开，但
这种特征可与其它实现方式的一个或多个其它特征结合，如对于任何给定或特
定应用而言可能是希望的和有利的。另外，就术语“包括”、“包含”、“具有、“拥
有”、“带有”或其变体用于具体实施方式和权利要求而言，这种术语意图按照
类似于术语“包含”的方式而是包含性的。