光半导体集成元件及其制造方法技术领域
本发明涉及一种光半导体集成元件及其制造方法。
背景技术
在光纤通信中，将多个光半导体元件集成在单一基板上而成的光半导体
集成元件，在光模块的小型化方面，是有效的。
以往，作为如此地将多个光半导体元件集成在单一基板上的方法之一，
已知有对接生长（ButtJoint：BJ）的生长方法，其在基板上生长一个光半导
体元件结构之后，将其一部分除去，在该除去的部分上选择性地再生长其他
的光半导体元件结构。
现有技术文献
专利文献
专利文献1：日本特开2002-314192号公报
专利文献2：日本特开2008-053501号公报
专利文献3：日本特开2002-217446号公报
专利文献4：日本特开2001-189523号公报
专利文献5：日本特开2007-201072号公报
专利文献6：日本特开2004-273993号公报
专利文献7：日本特开2002-324936号公报
专利文献8：日本特开2002-243946号公报
专利文献9：日本特开2003-174224号公报
发明内容
发明要解决的课题
在如上所述的BJ生长方法中，具有可独立设计各光半导体元件的优点。
但是，在使用BJ生长方法形成的光半导体集成元件中，在光半导体元件之间
的接合部（BJ部）发生的结晶缺陷或异常生长，导致有时会发生光半导体集
成元件的可靠性降低、初期特性劣化的问题。
解决课题的方法
根据本发明的一个观点，提供一种光半导体集成元件，其中，其含有在
基板的（001）面上方形成的第1光半导体元件、和在前述基板的（001）面
上方且在前述第1光半导体元件的[110]方向上与前述第1光半导体元件光学
连接地形成的第2光半导体元件，并且，前述第1光半导体元件含有第1芯
层、和在前述第1芯层上方形成且在前述第2光半导体元件侧的侧面上具有
与（001）面构成的角度为55°以上且90°以下的第1结晶面的第1覆层（clad
player）。
发明的效果
根据上述公开的光半导体集成元件，能够抑制光半导体元件之间的结晶
缺陷、异常生长，提高其可靠性及性能。
本发明的上述及其他目的、特征及优点，通过表示作为本发明的实例的
优选的实施方式的附图及相关的下述说明，是非常清楚的。
附图说明
图1是表示光半导体集成元件的构成实例的图。
图2是表示光半导体集成元件的形成方法的一个实例的图。
图3是半导体再生长工序的要部剖面示意图（其1）。
图4是半导体再生长工序的要部剖面示意图（其2）。
图5是半导体再生长工序的要部剖面示意图（其3）。
图6是表示光半导体集成元件的另一个构成实例的图。
图7是实施例1的第1半导体生长工序的要部剖面示意图。
图8是实施例1的第1蚀刻工序的要部剖面示意图。
图9是实施例1的第2蚀刻工序的要部剖面示意图。
图10是实施例1的第3蚀刻工序的要部剖面示意图。
图11是实施例1的热处理工序的要部剖面示意图。
图12是实施例1的第2半导体生长工序的要部剖面示意图。
图13是实施例1的第3半导体生长工序的要部剖面示意图。
图14是实施例1的埋入层形成工序的要部剖面示意图。
图15是实施例1的光半导体集成元件的要部剖面示意图。
图16是实施例2的第1半导体生长工序的要部剖面示意图。
图17是实施例2的第1蚀刻工序的要部剖面示意图。
图18是实施例2的第2蚀刻工序的要部剖面示意图。
图19是实施例2的第3蚀刻工序的要部剖面示意图。
图20是实施例2的热处理工序的要部剖面示意图。
图21是实施例2的第2半导体生长工序的要部剖面示意图。
图22是实施例2的光半导体集成元件的要部剖面示意图。
图23是实施例2的热处理工序的另一个实例的要部剖面示意图。
图24是表示另一实施方式的光半导体集成元件的构成实例的图。
图25是表示光半导体模块的构成实例的图。
具体实施方式
图1是表示光半导体集成元件的构成实例的图。此外，在图1中，示意
性地示出了光半导体集成元件的一个实例的要部剖面。
图1所示的光半导体集成元件1，含有在具有（001）面的基板30上方
上形成的第1光半导体元件10及第2光半导体元件20。
第1光半导体元件10，包括在基板30的（001）面上方形成的具有光导
波路的第1芯层11、和在第1芯层11上方形成的第1覆层12。第2光半导
体元件20，包括在基板30的（001）面上方形成的具有光导波路的第2芯层
21、和在第2芯层21上方形成的第2覆层22。
第1光半导体元件10及第2光半导体元件20，使用半导体材料形成，
并且，在基板30上方中，在[110]方向上排列形成。第1光半导体元件10及
第2光半导体元件20，能够使用在基板30上生长第1光半导体元件10的第
1芯层11及第1覆层12后，再生长第2光半导体元件20的第2芯层21及
第2覆层22的BJ生长方法来形成。
在如上所述的光半导体集成元件1中，第1光半导体元件10的第1芯层
11倾斜形成有与第2光半导体元件20相对向的端面11b。第1芯层11，在
第2光半导体元件20侧，具有端面11b，该端面11b具有A面方位。端面
11b，例如，是（111）A面。
在第1芯层11上方形成的第1覆层12，在图1的实例中，端部12a，以
包覆第1芯层11的端面11b的一部分的状态形成。在此，为了便于说明，将
第1覆层12的端部12a表面区分为上部端面12b1、中部端面12b2、下部端
面12b3的3个区域。
第1覆层12的上部端面12b1，具有A面方位，例如，是（111）A面。
与上部端面12b1相连的中部端面12b2，与（001）面构成的角度为90°，是
（110）面。与中部端面12b2相连的下部端面12b3，是与（001）面构成的
角度θ为55°以上且90°以下（55°≤θ≤90°）的范围的结晶面。此外，图
1中，实线表示的下部端面12b3，是表示θ=90°的情形，在该情形下，下部
端面12b3，与中部端面12b2相同，成为（110）面。另外，θ=55°的情形，
下部端面12b3成为（111）B面。在55°≤θ<90°的范围中，下部端面12b3，
成为具有B面方位的结晶面。
在具有如上所述的构成的第1光半导体元件10的[110]方向上，形成第2
光半导体元件20。在图1中例示了，第2光半导体元件20的第2芯层21，
以覆盖第1光半导体元件10的第1芯层11及第1覆层12的侧面的方式形成，
并且在第1覆层12和第2覆层22之间夹持一部分第2芯层21的情形。
此外，如上述的光半导体集成元件1的基板30，例如，能够使用n型铟
磷（InP）基板。第1光半导体元件10的第1芯层11，例如，能够使用铝镓
铟砷（AlGaInAs）。第1光半导体元件10的第1覆层12，能够使用p型InP。
第2光半导体元件20的第2芯层21，能够使用AlGaInAs，或镓铟砷磷
（GaInAsP）。第2光半导体元件20的第2覆层22，能够使用p型InP。
如图1所示的光半导体集成元件1，例如，通过以下的方法形成。
图2是表示光半导体集成元件的形成方法的一个实例的图。图2（A）是
半导体生长工序的一个实例的要部剖面示意图；图2（B）是侧蚀刻工序的一
个实例的要部剖面示意图；图2（C）是热处理工序的一个实例的要部剖面示
意图。
首先，如图2（A）所示，在基板30上方的第1光半导体元件区域AR1、
及第2光半导体元件区域AR2的两者中，生长第1光半导体元件10的第1
芯层11及第1覆层12。第1芯层11及第1覆层12，例如，能够通过有机金
属气相生长（Metal Organic Vapor Phase Epitaxy：MOVPE）法进行生长。
进而，如图2（A）所示，形成覆盖第1光半导体元件区域AR1的介电
体掩膜40。第1光半导体元件区域AR1的[110]方向的区域，作为第2光半
导体元件区域AR2从介电体掩膜40中露出。
接下来，如图2（B）所示，将介电体掩膜40作为掩膜进行蚀刻，将在
第2光半导体元件区域AR2上生长的第1芯层11及第1覆层12除去。
第1芯层11及第1覆层12的除去，例如，能够通过湿式蚀刻、或在干
式蚀刻后进行湿式蚀刻，来进行。通过湿式蚀刻，推进第1芯层11及第1
覆层12的侧蚀刻。湿式蚀刻中，例如，首先，选择性蚀刻第1覆层12（侧
蚀刻），接下来，选择性蚀刻第1芯层11（侧蚀刻）。第1芯层11、第1
覆层12的侧蚀刻量S1、S2，能够分别根据第1芯层11及第1覆层12的材
质、蚀刻剂的种类、蚀刻时间等的蚀刻条件，来控制。
通过该侧蚀刻，如图2（B）所示，在第1覆层12、第1芯层11的端部
12a、11a上，分别表露出具有A面方位的端面12b、11b。例如，在第1覆
层12的端面12b上表露出（111）A面，在第1芯层11的端面11b上也表露
出（111）A面。
在侧蚀刻后，进行热处理。该热处理，例如，能够通过在第2光半导体
元件区域AR2上生长第2芯层21时的直至开始其生长之间的升温过程和温
度保持过程的加热，来进行。另外，也可预先进行与第2芯层21的生长不同
的热处理，在该热处理后，进行第2芯层21的生长（升温开始后生长）。
此外，作为第1芯层11及第1覆层12，生长III-V族化合物半导体的情
形时，在热处理时，优选在含有V族元素的环境下进行热处理。这是由于，
与III族元素相比，V族元素的蒸气圧高，因此，抑制了V族元素从III-V族
化合物半导体中消失。例如，在第1芯层11使用AlGaInAs、第1覆层12使
用InP的情形时，在磷化氢（PH3）环境下进行热处理。
在侧蚀刻后，进行热处理，由此，如图2（C）所示，在第1覆层12的
端部12a上生成质量输运（mass transport）。
第1覆层12的端部12a，通过热处理前的侧蚀刻，端面12b发生倾斜以
使表露出A面，进一步地，第1芯层11也进行了侧蚀刻，因此，在端部12a
的下侧形成空间。即，在热处理前，第1覆层12的端部12a，形成从第1芯
层11如屋檐那样突出的形状。
如此形状的端部12a，在进行加热时，容易形成热不稳定的状态，因此，
在端部12a中，会向第1芯层11的端面11b侧产生质量输运，以形成稳定的
状态。通过产生质量输运，如图2（C）所示，端部12a末端的角消失，在端
面12b（上部端面12b1）之外，生成（110）面的中部端面12b2、及与（001）
面构成的角度为θ的下部端面12b3。
质量输运量，能够根据热处理时的条件，例如，根据温度、时间进行控
制。随着设定为质量输运量容易变多的热处理条件，如图2（C）中的箭头所
示，端部12a的形状逐渐变化，在中部端面12b2上表露出（110）面的同时，
下部端面12b3的角度θ变大。当下部端面12b3的角度θ成为90°时，则下
部端面12b3与中部端面12b2相同，成为（110）面，抑制比此更多的质量输
运的进行。
控制如此的侧蚀刻后的热处理中的质量输运量，将下部端面12b3的角度
θ控制在55°≤θ≤90°的范围。通过将下部端面12b3的角度θ如此地进行控
制，接下来，在第2光半导体元件20的形成（再生长）时，能够有效地抑制
在第1光半导体元件10与第2光半导体元件20的接合部（BJ部）上产生结
晶缺陷等的不适。
在此，对于第2光半导体元件20的形成（再生长），参照图3至图5
进行说明。图3是θ=90°时的半导体再生长工序的要部剖面示意图，图4是
θ=70°时的半导体再生长工序的要部剖面示意图，图5是θ=40°时的半导体再
生长工序的要部剖面示意图。
分别从上述热处理后所得到的图3、图4或图5的各状态开始，在第2
光半导体元件区域AR2，进行第2芯层21的生长、及第2覆层22的生长。
第2芯层21及第2覆层22，例如，能够通过MOVPE法进行生长。
首先，对如图5所示的通过质量输运形成的下部端面12b3与（001）面
构成角度θ为40°时的第2芯层21及第2覆层22的生长进行描述。
在第2芯层21的生长中，第2芯层21，在第2光半导体元件区域AR2
中，向基板30的上方生长，并且在第1光半导体元件10的侧面上也生长。
即，在第1芯层11的端面11b、及第1覆层12的上部端面12b1、中部端面
12b2、下部端面12b3上也生长第2芯层21。此时，如该图5的下部端面12b3
所示，在表露出40°的较小的角度θ的B面的情形中，在第1光半导体元件
10和第2光半导体元件20的BJ部上，能够发生层叠缺陷50。该层叠缺陷
50，被认为是沿着B面的下部端面12b3生长的第2芯层21的生长面，与沿
着第1芯层11的A面的端面11b生长的第2芯层21的生长面相碰撞而引起
的。
在如此的层叠缺陷50发生的状态下，在第2芯层21之后，接着生长第
2覆层22时，则有时该第2覆层22内也产生层叠缺陷50。
第1光半导体元件10和第2光半导体元件20的BJ部，产生如此的层
叠缺陷50，则有可能得到的光半导体集成元件1的可靠性降低。
另外，从该图5所示的状态开始进行第2芯层21及第2覆层22的生长
时，在第1光半导体元件10和第2光半导体元件20的BJ部上，有时也会
发生异常生长。如此的异常生长，会引起第1光半导体元件10和第2光半导
体元件20的BJ部的膜厚增大，其结果，有可能导致BJ部的折射率发生变
化，使光输出等的初期特性劣化。
另一方面，在没有形成B面的图3的情形，以及虽然形成了B面，但是
其角度θ较大的图4的情形中，则难以发生如上述的层叠缺陷50或异常生长。
如图3所示，质量输运得到充分进行，在第1覆层12的中部端面12b2
及下部端面12b3均形成（110）面的情形下，抑制了在第2芯层21生长时的
其生长面彼此之间的碰撞。即，抑制了沿着中部端面12b2及下部端面12b3
的（110）面生长的第2芯层21的生长面，与沿着第1芯层11的A面的端
面11b生长的第2芯层21的生长面之间的碰撞，从而，抑制了如上述的层叠
缺陷50的发生。因此，接下来生长的第2覆层22，也能够抑制层叠缺陷50
的发生而进行生长。进一步地，从如该图3所示的状态开始的第2芯层21
及第2覆层22的生长中，也抑制了异常生长的发生。
另外，如图4所示，即使形成了B面的下部端面12b3，在70°的较大角
度θ的B面的情形中，抑制了如上述的层叠缺陷50的发生。虽然，沿着B
面的下部端面12b3生长的第2芯层21的生长面，与沿着第1芯层11的A
面的端面11b生长的第2芯层21的生长面之间，发生碰撞，但是，可以说是
难以达到发生层叠缺陷50的程度。因此，接下来生长的第2覆层22，也能
够抑制层叠缺陷50的发生而生长。进一步地，从如该图4所示的状态开始的
第2芯层21及第2覆层22的生长中，也抑制了异常生长的发生。
第1光半导体元件10和第2光半导体元件20的BJ部中的层叠缺陷等
的不适，依存于下部端面12b3与（001）面构成的角度θ而发生。从具体的
实验中可以得出，在下部端面12b3的角度θ是55°≤θ≤90°的范围时，能够
抑制第1光半导体元件10和第2光半导体元件20的BJ部中的不适的发生。
通过BJ生长方法，预先将先生长的第1光半导体元件10侧的第1覆层12
的下部端面12b3形成规定的角度θ，然后，进行第2光半导体元件20的再
生长，由此，能够实现可靠性高的高性能的光半导体集成元件1。
此外，在以上的说明中，是以第1光半导体元件10侧的第1覆层12的
端部12a覆盖了第1芯层11的端面11b的一部分的情形为例进行的，但是，
第1覆层12的端部12a也可以覆盖第1芯层11的端面11b的全体。
图6是表示光半导体集成元件的另一个构成实例的图。此外，在图6中，
示意性地图示了光半导体集成元件的一个实例的要部剖面。
如图6所示的光半导体集成元件1a，具有第1光半导体元件10侧的第1
芯层11的端面11b全体被第1覆层12的端部12a覆盖的结构。其他的构成，
此处与上述的光半导体集成元件1相同。
第1覆层12的端部12a，具有A面的上部端面12b1、（110）面的中部
端面12b2、及下部端面12b3（即，上述的角度θ是90°）。
在形成如此的端部12a时，例如，在第1光半导体元件10形成时的侧蚀
刻中，相对于第1覆层12的侧蚀刻量S2，第1芯层11的侧蚀刻量S 1比上
述图2（B）的情形变大。由此，在其后的热处理时，在端部12a进行更多的
质量输运，可以得到通过质量输运后的端部12a覆盖第1芯层11的端面11b
全体的结构。
通过形成这样的结构，在接下来进行的第2光半导体元件20的第2芯层
21的再生长时，进一步地，在第2覆层22的再生长时，也能够抑制生长面
之间的碰撞，抑制异常生长，能够实现可靠性高的高性能的光半导体集成元
件1a。
此外，在以上的说明中，在图2（B）的工序中，进行了第1覆层12的
侧蚀刻，但是，第1覆层12的侧蚀刻，并非必须进行。即使不进行第1覆层
12的侧蚀刻，只要进行了第1芯层11的侧蚀刻，通过其后的热处理发生第1
覆层12的质量输运。该质量输运的结果，是第1覆层12的中部端面12b2
是（110）面，且下部端面12b3是55°≤θ≤90°的范围的结晶面，则在第2
光半导体元件20侧的再生长时，也能够抑制层叠缺陷等的不适的发生。
在如以上所述的光半导体集成元件1、1a的形成中，层叠缺陷等的不适
得到抑制的BJ接合，例如，能够通过对第1覆层12及第1芯层11的选择
性湿式蚀刻来形成。其情形下，对第1覆层12及第1芯层11的侧面或底部
的蚀刻形状，能够获得高的再现性。
另外，为了引起第1覆层12的质量输运而进行的热处理，例如，能够在
生长第2芯层21时的MOVPE装置的反应器（リアクタ）内进行，紧接着该热处
理，能够生长第2芯层21。其情形下，能够不增加工序数地获得抑制了层叠
缺陷等的不适的BJ接合。
下面，针对光半导体集成元件，进行更具体地说明。
首先，针对实施例1进行说明。
在此，以集成了激光（光半导体元件）及调制器（光半导体元件）的调
制器集成型激光（光半导体集成元件）为例，进行说明。下面，追加其形成
工序以说明该调制器集成型激光。
图7是实施例1的第1半导体生长工序的要部剖面示意图。首先，在n-InP
（001）基板101上，形成构成激光的半导体层。半导体层，可通过使用MOVPE
法进行生长。
在此，首先，在n-InP（001）基板101上，生长载体浓度为5×1017cm-3
的n-InP缓冲层102。接下来，在n-InP缓冲层102上，生长载体浓度为
5×1017cm-3、组成波长为1.1μm、厚度为100nm的n-InGaAsP层103。其后，
在n-InGaAsP层103上，生长载体浓度为5×1017cm-3、厚度为10nm的n-InP
覆盖层（cap layer）。然后，进行抗蚀剂的涂布、电子射线束曝光、显影、
及蚀刻，在激光区域AR11的n-InGaAsP层103上，形成间隔为200nm的衍
射格子103a。接下来，在不会使形成的衍射格子103a发生热変形的温度区
域中，生长填埋衍射格子103a的厚度为100nm的n-InP间隔层104。
接下来，生长组成波长为1.1μm、厚度为50nm的AlGaInAs光限制层（SCH
层）105A。接下来，反复生长组成波长为1.1μm、厚度为10nm的AlGaInAs
阻挡层105B、和组成波长为1.45μm、厚度为5nm的AlGaInAs阱层105C（例
如，共10个周期），从而形成AlGaInAs多重量子阱层。进一步地，生长组
成波长为1.1μm、厚度为50nm的AlGaInAs光限制层105A。由此，形成
AlGaInAs芯层105。
接下来，在AlGaInAs芯层105上，生长载体浓度为5×1017cm-3、厚度为
150nm的p-InP覆层106。
图8是实施例1的第1蚀刻工序的要部剖面示意图。
在如图7所示，形成各半导体层之后，在激光区域AR11上形成介电体
掩膜107。介电体掩膜107，是在[110]方向上延伸的宽度为20μm、长度为
300μm的图案形状，以在[110]方向上间隔600μm的方式形成。介电体掩膜
107，例如，通过氧化硅（SiO2）形成。
接下来，将介电体掩膜107作为掩膜，进行调制器区域AR12的干式蚀
刻。在此，对调制器区域AR12的p-InP覆层106和AlGaInAs芯层105进行
蚀刻，直至AlGaInAs芯层105的中途，例如，约280nm的深度。
图9是实施例1的第2蚀刻工序的要部剖面示意图。
在进行如图8所示的蚀刻后，进行p-InP覆层106的湿式蚀刻。p-InP覆
层106，使用溴（Br）系蚀刻剂，进行选择性蚀刻。通过该蚀刻，对p-InP
覆层106进行侧蚀刻，以使p-InP覆层106的端部106a的侧蚀刻量S12成为
100nm左右。此时，p-InP覆层106的端面106b，成为表露出（111）A面的
状态。
另外，如此的侧蚀刻的结果，是在p-InP覆层106上，形成介电体掩膜
107的屋檐。该介电体掩膜107的屋檐，在后述的构成调制器的半导体层的
生长时，起到抑制半导体爬到介电体掩膜107上而进行生长的作用。
图10是实施例1的第3蚀刻工序的要部剖面示意图。
在p-InP覆层106的侧蚀刻之后，进行AlGaInAs芯层105的湿式蚀刻。
AlGaInAs芯层105，是将稀硫酸和双氧水的混合溶液用于蚀刻剂，进行选择
性蚀刻。通过该蚀刻，对AlGaInAs芯层105进行侧蚀刻，以使AlGaInAs芯
层105的端部105a的侧蚀刻量S11为120nm左右。此时，AlGaInAs芯层105
的端面105b，成为表露出（111）A面的状态。
另外，通过该蚀刻，在调制器区域AR12上，表露出AlGaInAs芯层105
下的n-InP间隔层104。通过适当地设定AlGaInAs芯层105的湿式蚀刻条件，
能够抑制n-InP间隔层104的蚀刻，并以规定的侧蚀刻量S11对AlGaInAs
芯层105进行选择性蚀刻。
图11是实施例1的热处理工序的要部剖面示意图。
在p-InP覆层106及AlGaInAs芯层105的湿式蚀刻后，进行热处理，使
产生p-InP覆层106的端部106a的质量输运。
例如，将结束了湿式蚀刻的基板安装在MOVPE装置的反应器内，在PH3
环境下升温690℃。此时，在p-InP覆层106的端部106a上，通过InP的质
量输运，例如，如图11所示，上部残留由（111）A面，其下部表露出与（001）
面构成角度为90°的（110）面。AlGaInAs芯层105，在其端面105b的上部，
通过p-InP覆层106的质量输运后的端部106a覆盖，其下部以表露出（111）
A面的状态残留。与AlGaInAs芯层105的端面105b相连，形成了p-InP覆
层106侧面的（110）面。
p-InP覆层106的该侧面形状，能够通过适当设定上述的侧蚀刻量S11、
S12（图9、图10），通过热处理生成充分的质量输运（图11）而获得。
图12是实施例1的第2半导体生长工序的要部剖面示意图。
通过热处理，在p-InP覆层106的端部106a上产生质量输运之后，在调
制器区域AR12上，与激光区域AR11侧同样地，生长AlGaInAs芯层108及
p-InP覆层109。
作为AlGaInAs芯层108，首先，生长组成波长为1.2μm、厚度为50nm
的AlGaInAs光限制层。接下来，反复进行组成波长为1.2μm、厚度为5nm
的AlGaInAs阻挡层、和组成波长为1.35μm、厚度为10nm的AlGaInAs阱层
的生长（例如，共10个周期），形成AlGaInAs多重量子阱层。进一步地，
生长组成波长为1.2μm、厚度为50nm的AlGaInAs光限制层。
作为p-InP覆层109，生长载体浓度为5×1017cm-3、厚度为150nm的p-InP
层。
在AlGaInAs芯层108的生长时，在激光区域AR11侧的侧面表露出的结
晶面为（111）A面及（110）面，因此，能够回避生长面彼此之间的碰撞，
抑制层叠缺陷等的发生。另外，由此，能够形成抑制层叠缺陷等的发生的p-InP
覆层109。
此外，通过如前述地预先使介电体掩膜107形成屋檐，能够使AlGaInAs
芯层108及p-InP覆层109在介电体掩膜107以下的区域中生长。
AlGaInAs芯层108及p-InP覆层109的生长，能够在紧接着在p-InP覆
层106的端部106a上产生质量输运的热处理，在相同的MOVPE装置中进行。
此时，热处理，还能够兼作开始AlGaInAs芯层108的生长前（原料导入前）
的升温工序、温度保持工序。由此，能够抑制在将p-InP覆层106的端部106a
制成如图11所示的形状时的工时的增加。
通过以上的图7至图12所示的工序，能够获得在n-InP（001）基板101
上且在[110]方向排列且以光学连接的状态，接合激光的基本结构、调制器的
基本结构的结构（BJ结构）。
图13是实施例1的第3半导体生长工序的要部剖面示意图。
如图7至图12所示地形成激光及调制器的各基本结构之后，首先，除去
介电体掩膜107，进一步地进行规定的半导体层的生长。
在此，在介电体掩膜107除去后的基板上，首先，生长载体浓度为
1×1018cm-3、厚度为1.5μm的p-InP覆层110。接下来，生长载体浓度为
1×1019cm-3、厚度为0.5μm的p-InGaAs接触层111。
图14是实施例1的埋入层形成工序的要部剖面示意图。此外，在图14
上，示意性地图示了从[110]方向观察激光区域AR11时的剖面。
在p-InP覆层110及p-InGaAs接触层111的形成后，形成埋入层112。
在埋入层112的形成中，首先，形成在[110]方向上延伸的宽度为1.5μm
的掩膜113，以使覆盖与激光及调制器的两基本结构对应的区域（激光区域
AR11及调制器区域AR12）。此外，该掩膜113也可以形成多个条纹状，但
是为了方便记载，在此省略了图示。
在掩膜113的形成后，进行干式蚀刻，形成直至n-InP（001）基板101
的槽114，形成高度为3μm的台面115。然后，通过掺杂有铁（Fe）的InP
层填埋该台面115的两侧，形成如图14所示的埋入层112。
图15是实施例1的光半导体集成元件的要部剖面示意图。
在形成埋入层112之后，将p-InGaAs接触层111分离在激光116侧和调
制器117侧，在各p-InGaAs接触层111上形成p侧电极118。或者，在p-InGaAs
接触层111上形成p侧电极118，其后，分离p侧电极118及p-InGaAs接触
层111。在n-InP（001）基板101的背面，形成n侧电极119。其后，在激光
116和调制器117的端部（光的行进方向的长度为600μm的位置）劈开，在
两端面上形成无反射膜120。由此，形成如图15所示的调制器集成型激光100。
此外，在如图14所示的工序中，多个条纹状地形成掩膜113，多个条纹
状地形成台面115，在各台面115之间形成埋入层112的情形下，通过如上
所述的劈开，得到调制器集成型激光100的阵列。在该情形下，在其劈开后
的两端面上形成无反射膜120之后，只要将该阵列进一步劈开成含有规定数
目的调制器集成型激光100的芯片即可。
接下来，对实施例2进行说明。
在此，以集成由分布反馈型（Distributed FeedBack：DFB）激光（光半
导体元件）及分布布拉格反射器（Distributed Bragg Reflector：DBR）（光半
导体元件）的分布反射型（DistributedReflector：DR）激光（光半导体集成
元件）为例进行说明。以下，追加其形成工序对该DR激光进行说明。
图16是实施例2的第1半导体生长工序的要部剖面示意图。
首先，在n-InP（001）基板201上，形成构成DFB激光的半导体层。半
导体层，能够使用MOVPE法生长。
在此，首先，在n-InP（001）基板201上，在生长温度630℃的情形下，
生长载体浓度为5×1017cm-3、厚度为300nm的n-InP缓冲层202。然后，进行
抗蚀剂的涂布、电子射线束曝光、显影、及蚀刻，在DFB激光区域AR21及
DBR区域AR22的n-InP缓冲层202上，形成间隔为200nm、深度为50nm
的衍射格子202a。其后，再次升温至生长温度630℃，生长载体浓度为
5×1017cm-3、组成波长为1.1μm的n-InGaAsP层203，填埋形成有n-InP缓冲
层202的衍射格子202a。接下来，在n-InGaAsP层203上，生长厚度为20nm
的n-InP间隔层204。
接下来，生长组成波长为1.1μm、厚度为30nm的AlGaInAs光限制层
205A。接下来，反复进行组成波长为1.1μm、厚度为10nm的AlGaInAs阻挡
层205B、和组成波长为1.1μm、厚度为5nm的AlGaInAs阱层205C的生长
（例如，共5个周期），形成AlGaInAs多重量子阱层。进一步地，生长组
成波长为1.1μm、厚度为30nm的AlGaInAs光限制层205A。由此，形成
AlGaInAs芯层205。
接下来，在AlGaInAs芯层205上，生长载体浓度为5×1017cm-3、厚度为
200nm的p-InP覆层206。
图17是实施例2的第1蚀刻工序的要部剖面示意图。
在形成图16所示的各半导体层之后，在DFB激光区域AR21上形成SiO2
等的介电体掩膜207。介电体掩膜207，形成在[110]方向上延伸的宽度为
20μm、长度为300μm的图案形状，并在[110]方向上间隔100μm形成。
接下来，将介电体掩膜207作为掩膜，进行DBR区域AR22的干式蚀刻。
在此，对DBR区域AR22的p-InP覆层206和AlGaInAs芯层205进行蚀刻，
直至AlGaInAs芯层205的中途，例如，约270nm的深度。
图18是实施例2的第2蚀刻工序的要部剖面示意图。
在如图17所示的蚀刻之后，进行p-InP覆层206的湿式蚀刻。p-InP覆
层206，是使用Br系蚀刻剂，进行选择性蚀刻。通过该蚀刻，对p-InP覆层
206进行侧蚀刻，以使p-InP覆层206的端部206a的侧蚀刻量S22成为130nm
左右。此时，p-InP覆层206的端面206b，成为表露出（111）A面的状态。
另外，如此的侧蚀刻的结果，是在p-InP覆层206上，形成介电体掩膜
207的屋檐，由此，能够抑制其后生长的半导体爬到介电体掩膜207上。
图19是实施例2的第3蚀刻工序的要部剖面示意图。
在p-InP覆层206的侧蚀刻后，进行AlGaInAs芯层205的湿式蚀刻。
AlGaInAs芯层205，将稀硫酸和双氧水的混合溶液用于蚀刻剂，进行选择性
地蚀刻。通过该蚀刻，对AlGaInAs芯层205进行侧蚀刻，使AlGaInAs芯层
205的端部205a的侧蚀刻量S21成为400nm左右。此时，AlGaInAs芯层205
的端面205b，成为表露出（111）A面的状态。
在DBR区域AR22上，表露出AlGaInAs芯层205下的n-InP间隔层204。
通过适宜地设定AlGaInAs芯层205的湿式蚀刻条件，抑制n-InP间隔层204
的蚀刻，能够以规定的侧蚀刻量S21对AlGaInAs芯层205进行选择性地蚀
刻。
图20是实施例2的热处理工序的要部剖面示意图。
在p-InP覆层206及AlGaInAs芯层205的湿式蚀刻后，进行热处理，使
产生p-InP覆层206的端部206a的质量输运。
例如，将结束了湿式蚀刻的基板安装在MOVPE装置的反应器内，在PH3
环境下升温至690℃。此时，在p-InP覆层206的端部206a上，通过InP的
质量输运，例如，如图20所示，上部残留有（111）A面，而其下部表露出
与（001）面形成角度为90°的（110）面。AlGaInAs芯层205，其端面205b
的（111）A面全体被p-InP覆层206的质量输运后的端部206a覆盖。
p-InP覆层206的该侧面形状，能够通过在上述侧蚀刻阶段使p-InP覆层
206比AlGaInAs芯层205的突出量变得较大，并且通过热处理产生充分的质
量输运，来获得。
图21是实施例2的第2半导体生长工序的要部剖面示意图。
通过热处理使在p-InP覆层206的端部206a上产生质量输运之后，在
DBR区域AR22上生长组成波长为1.2μm、厚度为145nm的AlGaInAs导波
路层208及非掺杂的i-InP覆层209。
在AlGaInAs导波路层208的生长时，在DFB激光区域AR21侧的侧面
上表露出的结晶面形成（111）A面及（110）面，因此，能够回避生长面彼
此之间的碰撞，抑制层叠缺陷等的发生。另外，由此，能够形成抑制了层叠
缺陷等的发生的i-InP覆层209。
此外，此时，通过介电体掩膜207，能够使AlGaInAs导波路层208及i-InP
覆层209在介电体掩膜207以下的区域生长。
另外，使在上述的p-InP覆层206的端部206a上产生质量输运的热处理，
能够兼作开始AlGaInAs导波路层208的生长之前（原料导入前）的升温工
序、温度保持工序。
通过以上的图16至图21所示的工序，能够获得在n-InP（001）基板101
上且在[110]方向排列且以光学连接的状态，接合DFB激光的基本结构和DBR
的基本结构的结构（BJ结构）。
图22是实施例2的光半导体集成元件的要部剖面示意图。
如图16至图21所示，在形成DFB激光及DBR的各基本结构之后，除
去介电体掩膜207，首先，生长载体浓度为1×1018cm-3、厚度为1.5μm的p-InP
覆层210。接下来，生长载体浓度为1×1019cm-3、厚度为0.5μm的p-InGaAs
接触层211。
然后，与上述实施例1同样地，1个或多个条纹状地形成在[110]方向延
伸的宽度为1.5μm的掩膜，以覆盖与DFB激光及DBR的两基本结构对应的
区域，进行干式蚀刻，形成高度为3μm的台面。在台面的两侧，通过掺杂有
Fe的InP层进行填埋。
其后，进行在DFB激光216侧残留p-InGaAs接触层111的图案化、和
p侧电极218及n侧电极219的形成。接下来，在DFB激光216和DBR217
的端部（光的行进方向的长度为200μm的位置）劈开，在两端面上形成无反
射膜220。由此，形成如图22所示的DR激光200。
此外，通过上述劈开，得到含有多个DR激光200的阵列的情形，在其
劈开后的两端面上形成无反射膜220之后，只要进一步地劈开其阵列，形成
含有规定数目的DR激光200的芯片即可。
另外，在上述的实例中，形成了AlGaInAs导波路层208，但是代替
AlGaInAs导波路层208，也可形成GaInAsP导波路层。
以上，对实施例1及实施例2进行了说明。
此外，在上述的实施例1及实施例2中，如图11及图20所示，例示了，
在p-InP覆层106、206的端部106a、206a的上部残留有（111）A面，在下
部形成与（001）面构成角度为90°的（110）面的情形。此外，在p-InP覆层
106、206的侧面上，在（110）面之外，也可以存在与（001）面构成角度为
55°以上且不满90°的结晶面。
作为一个实例，在图23中示出了上述的实施例2的热处理工序的另一个
实例的要部剖面示意图。
通过在实施侧蚀刻之后的热处理，使发生InP的质量输运，能够使p-InP
覆层206的侧面形状形成如图23所示的形状。即，在该图23的实例中，通
过InP的质量输运，在上部端面206b1上残留（111）A面，在中部端面206b2
上形成（110）面。然后，在下部端面206b3上形成与（001）面构成角度θ
为55°≤θ<90°的范围的结晶面。
即使在热处理后存在这样的结晶面，如前所述，也能够抑制在接下来的
再生长（BJ生长）时的生长面彼此之间的碰撞，因此，能够抑制在BJ部中
的层叠缺陷等的不适的发生。
此外，在上述的实施例1中也是同样，p-InP覆层106的热处理后的侧面
形状，能够形成在上部端面上存在（111）A面、中部端面上存在（110）面、
下部端面上存在与（001）面构成角度θ为55°≤θ<90°的范围的结晶面的形
状。由此，能够抑制在BJ部中的层叠缺陷等的不适的发生。
另外，在上述的实施例1及实施例2中，例示了在1个光半导体集成元
件上在[110]方向排列接合2个功能元件的BJ结构。即，例示了在1个光半
导体集成元件上存在1个BJ部的情形。此外，上述的方法，在1个光半导体
集成元件上存在多个BJ部的情形时，也可同样地适用。
作为一个实例，图24中示出了上述情形的光半导体集成元件的构成实
例。
在图24中，作为光半导体集成元件例示了DR激光200a，在该DR激光
200a中，在夹持1个DFB激光216的两侧上分别形成了DBR217。即，在
DFB激光216的入射端、出射端上分别形成了DBR217。这3个元件，即，
DBR217、DR激光200a、DBR217，在[110]方向上以排列的方式形成。
如此的DR激光200a，能够根据上述的实施例2的实例形成。例如，在
图17至图19所示的蚀刻工序中，进行在[110]方向上夹持DFB激光区域AR21
的DBR区域AR22的蚀刻。然后，在如图20所示的工序中，通过热处理，
在其DFB激光区域AR21的[110]方向的两侧面上形成存在规定的结晶面的形
状。其后，进行DBR区域AR22的再生长。其后，与上述的实施例2的情形
同样地进行，形成p-InP覆层210、p-InGaAs接触层211、p侧电极218、n
侧电极219、无反射膜220即可。
如该图24所示的DR激光200a，存在2个BJ部（DFB激光216的两侧）
的情形中，也可使用上述的方法，能够抑制在BJ部中的层叠缺陷等的不适的
发生。
另外，在上述的实施例1及实施例2中，例示了形成含有多重量子阱层
的AlGaInAs芯层105、205的情形，但是，此外，也可适用于采用块结构（bulk）、
量子线结构、量子点结构的芯层。
另外，在上述的实施例1及实施例2中，例示了采用n-InP（001）基板
101、201的情形，但是，此外，也可适用p型基板、半绝缘性（Semi-Insulating：
SI）基板。此外，在适用如此的p型基板、SI基板的情形时，任意地变更该
n层的结构或电极的配置等，以使可在芯层之下设置的n层中供给载体。
另外，通过将如上述的实施例1及实施例2中所述的光半导体集成元件
与其他的元件进行组合，能够形成光半导体模块。
作为一个实例，图25中例示了，采用了上述的实施例2所述的DR激光
200的光半导体模块。
在该图25所示的光半导体模块300中，DR激光200搭载在具有引脚301
的同轴型的封装件302上。另外，后视（Back Monitor）用的受光元件303
设置在DR激光200的后端面侧。各引脚301，连接至DR激光200或受光元
件303上。
连接至DR激光200的引脚301，连接至驱动DFB激光的电气信号源。
另一方面，连接至受光元件303的引脚301，连接至监视DR激光200的输
出的监视器装置。
DR激光200及受光元件303，被设置有透镜304的盖305覆盖。透镜
304，具有作为光输出港的功能，即，将从DR激光200的前端面出射的激光
（信号光）进行集光，入射至其前端设置的光纤中。
此外，在上述的光半导体模块300中，不具有调整DR激光200的温度
的热电冷却元件。其原因是，DR激光200具有AlGaInAs系的活性层，因此
该DR激光200，能够在跨越很广的温度范围通过纵向单一模式进行激光发
振。
在此，例示了搭载DR激光的光半导体模块，但是，也可将调制器集成
型激光等各种的光半导体集成元件与其他的元件进行组合，形成适用于各种
用途的方式的光半导体模块。
上述记载仅是显示了本发明的原理。对于本领域技术人员而言，可以进
行大量的变形、变更，本发明并不限于在上述中示出并进行了说明的正确的
构成及应用实例，与其对应的所有的变形例及均等物，均应视作位于本申请
所附的权利要求及其等同物所限定的本发明的范围内。
附图标记说明如下：
1、1a光半导体集成元件；10第1光半导体元件；11第1芯层；12第
1覆层；11a、12a、105a、106a、205a、206a端部；11b、12b、105b、106b、
205b、206b端面；12b1、206b1上部端面；12b2、206b2中部端面；12b3、
206b3下部端面；20第2光半导体元件；21第2芯层；22第2覆层；30基
板；40、107、207介电体掩膜；50层叠缺陷；100调制器集成型激光；101、
201n-InP（001）基板；102、202n-InP缓冲层；103、203n-InGaAsP层；103a、
202a衍射格子；104、204n-InP间隔层；105、108、205AlGaInAs芯层；105A、
205A AlGaInAs光限制层；105B、205B AlGaInAs阻挡层；105C、205C
AlGaInAs阱层；106、109、110、206、210p-InP覆层；111、211p-InGaAs
接触层；112埋入层；113掩膜；114槽；115台面；116激光；117调制
器；118、218p侧电极；119、219n侧电极；120、220无反射膜；200、200a
DR激光；208AlGaInAs导波路层；209i-InP覆层；216DFB激光；217DBR；
300光半导体模块；301引脚；302封装件；303受光元件；304透镜；305
盖；AR1第1光半导体元件区域；AR2第2光半导体元件区域；AR11 激
光区域；AR12调制器区域；AR21DFB激光区域；AR22DBR区域；S1、
S2、S11、S12、S21、S22侧蚀刻量；θ角度。