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1、(10)申请公布号 CN 102956647 A (43)申请公布日 2013.03.06 C N 1 0 2 9 5 6 6 4 7 A *CN102956647A* (21)申请号 201110254440.6 (22)申请日 2011.08.31 H01L 27/12(2006.01) H01L 21/84(2006.01) H01L 21/761(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 (72)发明人朱慧珑 梁擎擎 骆志炯 尹海洲 (74)专利代理机构中科专利商标代理有限责任 公司 11021 代理人王波波 (54) 发明。
2、名称 半导体器件及其制造方法 (57) 摘要 本发明公开了一种半导体器件及其制造方 法，该半导体器件包括：SOI晶片，其包括半导体 衬底、绝缘埋层和半导体层，所述绝缘埋层位于所 述半导体衬底上，所述半导体层位于所述绝缘埋 层上；在SOI晶片中形成的相邻的MOSFET，每个所 述MOSFET包括形成于所述半导体衬底中的背栅 和形成于所述背栅下方的背栅隔离区；以及浅沟 槽隔离，形成在所述相邻的MOSFET之间以隔开该 相邻的MOSFET；其中，每个MOSFET的背栅和背栅 隔离区之间形成PN结。根据本发明的优选实施 例，相邻的MOSFET的背栅隔离区之间形成PN结。 相邻的MOSFET之间除了通过。
3、浅沟槽隔离实现背 栅隔离之外，还进一步通过背栅和背栅隔离区中 形成的PNPN结或NPNP结进行隔离，从而使得器件 具有更好的绝缘效果，大大降低了半导体器件被 意外击穿的可能性。 (51)Int.Cl. 权利要求书2页 说明书7页 附图7页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 7 页 附图 7 页 1/2页 2 1.一种半导体器件，所述半导体器件包括： SOI晶片，其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬 底上，所述半导体层位于所述绝缘埋层上； 在SOI晶片中形成的相邻的MOSFET，每个所述MOSFET包括形成于所述。
4、半导体衬底中的 背栅和形成于所述背栅下方的背栅隔离区；以及 浅沟槽隔离，形成在所述相邻的MOSFET之间以隔开该相邻的MOSFET； 其中，每个MOSFET的背栅和背栅隔离区之间形成PN结。 2.根据权利要求1所述的半导体器件，所述相邻的MOSFET的背栅隔离区之间形成PN 结。 3.根据权利要求1所述的半导体器件，其中所述浅沟槽隔离包括： 向下延伸至半导体衬底中的第一部分，用于隔开相邻的MOSFET的背栅；和 在绝缘埋层上方横向延伸的第二部分，用于隔开相邻的MOSFET的半导体层以限定 MOSFET的有源区域； 所述第一部分的宽度小于所述第二部分的宽度。 4.根据权利要求1所述的半导体器件，。
5、其中所述浅沟槽隔离在所述绝缘埋层上方横向 延伸，用于隔开相邻的MOSFET的半导体层以限定MOSFET的有源区域。 5.根据权利要求4所述的半导体器件，其中所述浅沟槽隔离还包括向下延伸至半导体 衬底表面的部分。 6.根据权利要求1所述的半导体器件，所述背栅邻接于所述绝缘埋层。 7.根据权利要求1所述的半导体器件，所述背栅与所述绝缘埋层相隔一定距离。 8.根据前述权利要求任一项所述的半导体器件，每个所述MOSFET还包括： 栅叠层，位于所述半导体层上； 源区和漏区，形成于所述半导体层中且位于所述栅叠层外侧； 沟道区，形成于所述半导体层中且夹在所述源区和漏区之间。 9.根据权利要求8所述的半导体器。
6、件，每个所述MOSFET还包括与所述源区和漏区电连 接的源/漏导电通道，以及与所述背栅电连接的背栅导电通道。 10.一种半导体器件的制造方法，所述方法包括以下步骤： 提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位 于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 在SOI晶片中形成浅沟槽隔离以隔开相邻的MOSFET； 在SOI晶片中形成相邻的MOSFET，每个所述MOSFET包括形成于所述半导体衬底中的背 栅和形成于所述背栅下方的背栅隔离区，并且，每个MOSFET的背栅和背栅隔离区之间形成 PN结。 11.根据权利要求10所述的方法，其中，所述相邻的MOS。
7、FET的背栅隔离区之间形成PN 结。 12.根据权利要求10所述的方法，所述形成相邻的MOSFET步骤包括： 用第一掺杂剂对所述半导体衬底的第一区域进行较深的第一离子注入以在半导体衬 底的较深位置形成第一MOSFET的背栅隔离区； 用第二掺杂剂对所述半导体衬底的第一区域进行较浅的第二离子注入以在半导体衬 权 利 要 求 书CN 102956647 A 2/2页 3 底的较浅位置形成所述第一MOSFET的背栅，所述第二掺杂剂与所述第一掺杂剂是相反的 类型。 13.根据权利要求12所述的方法，所述形成相邻的MOSFET步骤还包括： 用第三掺杂剂对所述半导体衬底的与第一区域相邻的第二区域进行较深的第。
8、三离子 注入以在半导体衬底的较深位置形成第二MOSFET的背栅隔离区； 用第四掺杂剂对所述半导体衬底的第二区域进行较浅的第四离子注入以在半导体衬 底的较浅位置形成第二MOSFET的背栅，所述第三掺杂剂与所述第一掺杂剂是相反的类型， 所述第四掺杂剂与所述第一掺杂剂是相同的类型。 14.根据权利要求10所述的方法，所述形成浅沟槽隔离的步骤包括： 对SOI晶片进行构图以形成浅沟槽隔离的第一部分，该第一部分向下延伸至半导体衬 底中以达到隔开相邻的MOSFET的背栅的深度； 继续对SOI晶片进行构图以形成浅沟槽隔离的第二部分，该第二部分在绝缘埋层上方 横向延伸以隔开相邻的MOSFET的半导体层； 所述第。
9、一部分的宽度小于所述第二部分的宽度。 15.根据权利要求10所述的方法，所述形成浅沟槽隔离的步骤包括： 对SOI晶片进行构图以形成浅沟槽隔离在绝缘埋层上方横向延伸的部分，该部分用于 隔开相邻的MOSFET的半导体层。 16.根据权利要求15所述的方法，在形成浅沟槽隔离在绝缘埋层上方横向延伸的部分 之前，还包括对SOI晶片进行构图以形成浅沟槽隔离向下延伸至半导体衬底表面的部分的 步骤。 17.根据前述权利要求任一项所述的方法，其中，所述形成相邻的MOSFET的步骤包括： 在所述半导体层上形成栅叠层； 在所述半导体层中位于所述栅叠层外侧的位置形成源区和漏区。 18.根据权利要求17所述的方法，其中。
10、，所述形成相邻的MOSFET的步骤包括： 形成与所述源区和漏区电连接的源/漏导电通道；以及 形成与所述背栅电连接的背栅导电通道。 权 利 要 求 书CN 102956647 A 1/7页 4 半导体器件及其制造方法 技术领域 0001 本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种具有背栅隔离区 的半导体器件及其制造方法。 背景技术 0002 集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET) 的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺 寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使。
11、得实 际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。 0003 在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可 能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型 MOSFET的应用中。 0004 沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来 提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂 的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降 低，引起器件电阻增大。 0005 Yan等人在Scaling the Si MO。
12、SFET：From bulk to SOI to bulk，IEEE Trans.Flect.Dev.，Vol.39，p.1704，1992年7月中提出，在SOI型(绝缘层上半导体) MOSFET中，通过在绝缘埋层的下方设置接地面(即接地的背栅)抑制短沟道效应。 0006 在晶片上集成多个MOSFET的情形下，可以在每个MOSFET的绝缘埋层下面设置背 栅，各背栅施加有不同偏置电场以分别调节各个MOSFET的阈值电压。但是，在器件尺寸不 断减小的趋势下，要保证相邻MOSFET器件的背栅之间的电绝缘成为当前亟待解决的问题。 进一步，要保证相邻MOSFET器件的导电通道之间的电绝缘也变得困难。 发。
13、明内容 0007 本发明的目的是提供一种具有背栅隔离区的半导体器件及其制造方法。该半导体 器件在背栅的下面还形成有背栅隔离区，使得相邻MOSFET的背栅导电通道通过背栅和背 栅隔离区形成的PNPN结或NPNP结实现电绝缘。 0008 根据本发明的一方面，提供了一种半导体器件，所述半导体器件包括：SOI晶片， 其包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导 体层位于所述绝缘埋层上；在SOI晶片中形成的相邻的MOSFET，每个所述MOSFET包括形成 于所述半导体衬底中的背栅和形成于所述背栅下方的背栅隔离区；以及浅沟槽隔离，形成 在所述相邻的MOSFET之间以隔开。
14、该相邻的MOSFET；其中，每个MOSFET的背栅和背栅隔离 区之间形成PN结。 0009 优选地，相邻的MOSFET的背栅隔离区之间形成PN结。 0010 其中，所述浅沟槽隔离包括：向下延伸至半导体衬底中的第一部分，用于隔开相邻 说 明 书CN 102956647 A 2/7页 5 的MOSFET的背栅；在绝缘埋层上方横向延伸的第二部分，用于隔开相邻的MOSFET的半导体 层以限定MOSFET的有源区域；所述第一部分的宽度小于所述第二部分的宽度。 0011 可选的，所述浅沟槽隔离仅在绝缘埋层上方横向延伸，用于隔开相邻的MOSFET的 半导体层以限定MOSFET的有源区域。进一步，所述浅沟槽隔。
15、离还可以包括向下延伸至半导 体衬底表面的部分。 0012 可选的，所述背栅邻接于所述绝缘埋层。 0013 可选的，所述背栅与所述绝缘埋层相隔一定距离。 0014 其中，每个所述MOSFET还包括：栅叠层，位于所述半导体层上；源区和漏区，形成 于所述半导体层中且位于所述栅叠层外侧；沟道区，形成于所述半导体层中且夹在所述源 区和漏区之间。 0015 其中，每个所述MOSFET还包括与所述源区和漏区电连接的源/漏导电通道，以及 与所述背栅电连接的背栅导电通道。 0016 根据本发明的另一方面，提供了一种半导体器件的制造方法，所述方法包括以下 步骤：提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋。
16、层和半导体层，所述绝缘埋层位 于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在SOI晶片中形成浅沟槽隔离 以隔开相邻的MOSFET；在SOI晶片中形成相邻的MOSFET，每个所述MOSFET包括形成于所述 半导体衬底中的背栅和形成于所述背栅下方的背栅隔离区，并且，每个MOSFET的背栅和背 栅隔离区之间形成PN结。 0017 优选地，相邻的MOSFET的背栅隔离区之间形成PN结。 0018 其中，所述形成相邻的MOSFET步骤包括：用第一掺杂剂对所述半导体衬底的第 一区域进行较深的第一离子注入以在半导体衬底的较深位置形成第一MOSFET的背栅隔离 区；用第二掺杂剂对所述半导体衬底的第一区。
17、域进行较浅的第二离子注入以在半导体衬底 的较浅位置形成所述第一MOSFET的背栅，所述第二掺杂剂与所述第一掺杂剂是相反的类 型。 0019 进一步，所述形成相邻的MOSFET步骤还包括：用第三掺杂剂对所述半导体衬底的 与第一区域相邻的第二区域进行较深的第三离子注入以在半导体衬底的较深位置形成第 二MOSFET的背栅隔离区；用第四掺杂剂对所述半导体衬底的第二区域进行较浅的第四离 子注入以在半导体衬底的较浅位置形成第二MOSFET的背栅，所述第三掺杂剂与所述第一 掺杂剂是相反的类型，所述第四掺杂剂与所述第一掺杂剂是相同的类型。 0020 其中，所述形成浅沟槽隔离的步骤包括：对SOI晶片进行构图以形。
18、成浅沟槽隔离 的第一部分，该第一部分向下延伸至半导体衬底中以达到隔开相邻的MOSFET的背栅的深 度；继续对SOI晶片进行构图以形成浅沟槽隔离的第二部分，该第二部分在绝缘埋层上方 横向延伸以隔开相邻的MOSFET的半导体层；所述第一部分的宽度小于所述第二部分的宽 度。 0021 可选的，所述形成浅沟槽隔离的步骤可以仅对SOI晶片进行构图以形成浅沟槽隔 离在绝缘埋层上方横向延伸的部分，该部分用于隔开相邻的MOSFET的半导体层。进一步， 在形成浅沟槽隔离在绝缘埋层上方横向延伸的部分之前，还包括对SOI晶片进行构图以形 成浅沟槽隔离向下延伸至半导体衬底表面的部分的步骤。 0022 其中，所述形成相。
19、邻的MOSFET的步骤包括：在所述半导体层上形成栅叠层；在所 说 明 书CN 102956647 A 3/7页 6 述半导体层中位于所述栅叠层外侧形成源区和漏区。 0023 其中，所述形成相邻的MOSFET的步骤包括：形成与所述源区和漏区电连接的源/ 漏导电通道；以及形成与所述背栅电连接的背栅导电通道。 0024 如上所述，本发明形成了一种具有背栅隔离区的MOSFET，该MOSFET器件在背栅的 下面还形成有背栅隔离区，背栅及背栅隔离区具有不同的掺杂类型和偏置电场，并且相邻 MOSFET器件之间的背栅和背栅隔离区也具有不同的掺杂类型和偏置电场。结果，使得相邻 MOSFET器件之间除了通过浅沟槽。
20、隔离实现背栅隔离之外，还进一步通过相邻MOSFET器件 的背栅及背栅隔离区中形成的PNPN结或NPNP结进行隔离。进而，使得相邻MOSFET器件的 背栅导电通道之间通过PNPN结或NPNP结实现电绝缘。相比于现有技术的MOSFET，这种器 件结构具有更好的绝缘效果，大大降低了器件被意外击穿的可能性。 0025 此外，在浅沟槽隔离没有延伸到半导体衬底中的情况下，由于可以在浅沟槽隔离 两侧的MOSFET的背栅上施加相同电压，因而在半导体器件上可以只设置一个背栅导电通 道，从而能够节省背栅导电通道的数量和占用面积，进而简化工艺流程，节省了费用。 附图说明 0026 图1至图13示意性地示出了根据本发。
21、明的制造半导体器件的方法的各个步骤的 截面图。 0027 图14显示了本发明半导体器件的另一变型例的结构示意图。 具体实施方式 0028 以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起见，附图中的各 个部分没有按比例绘制。 0029 在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工 艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按 照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以 由本领域的技术人员公知的材料构成。 0030 在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半。
22、 导体衬底和在半导体衬底上已经形成的所有层或区域。 0031 根据本发明的优选实施例，执行图1至图13所示的制造MOSFET的以下步骤。 0032 参见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导 体衬底1、绝缘埋层2和半导体层3。半导体层3的厚度例如约为5nm-20nm，如10nm、15nm， 并且，绝缘埋层2的厚度例如约为5nm-30nm，如10nm、15nm、20nm或25nm。其中所述绝缘埋 层2可以是氧化物埋层(BOX)、氮氧化物埋层或其他的绝缘埋层。在一个优选实施例中，绝 缘埋层可以采用超薄氧化物埋层(UT-BOX)。 0033 半导体衬底1可被用于提供M。
23、OSFET的背栅。半导体衬底1材料可为体硅、或SiGe、 Ge等IV族半导体材料、或III族-V族化合物半导体(如，砷化镓)材料。半导体层3例如 由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，砷化镓)的半导 体材料组成，本实施例中，半导体层3可为单晶Si或SiGe。半导体层3将用于提供MOSFET 的源区和漏区以及沟道区。 说 明 书CN 102956647 A 4/7页 7 0034 如图1所示，在SOI晶片上依次沉积形成氧化物(如氧化硅)层4和氮化物(如 氮化硅)层5。例如，氧化物层约为5-20nm厚，氮化物层约为30-100nm厚。该氧化物层和 氮化物层在随后的。
24、化学机械抛光或化学机械抛光CMP(Chemical-mechanical polish)步骤 中将用作硬掩模层。另外，在氮化物层上形成构图的光刻胶掩模PR1光刻胶，未被光刻胶掩 模PR1覆盖的区域对应于要形成浅沟槽隔离的一部分。 0035 形成SOI晶片的工艺是已知的。例如，可以使用SmartCut TM (称为“智能剥离”或 “智能切割” )方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼 此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本 体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而 有利于使微空腔层两边的。
25、部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片 来使用。通过控制热氧化或沉积的工艺参数，可以改变SOI晶片的绝缘埋层的厚度。通过 控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。 0036 然后，对SOI晶片进行构图以形成用于MOSFET器件之间背栅隔离的浅沟槽隔离 (STI)，如图2所示。具体地，利用构图的光刻胶掩模PR1作为掩模，对上述SOI晶片的各层 进行刻蚀如反应离子刻蚀(RIE)。该刻蚀停止于半导体衬底1的约100-500nm深度处，在半 导体衬底1中形成浅沟槽，该浅沟槽向下延伸至半导体衬底中，用于隔开将要形成的相邻 的MOSFET的背栅，对应于浅沟槽隔离的第。
26、一部分。完成后去除光刻胶掩模PR1。 0037 然后，通过包含曝光和显影的光刻工艺，在氮化物层5上形成含有图案的光刻胶 掩模PR2，如图3所示。未被光刻胶掩模PR2覆盖的区域在绝缘埋层上方横向延伸，对应于 要形成的浅沟槽隔离的横向延伸的第二部分。 0038 然后，继续对SOI晶片进行构图以形成浅沟槽隔离的横向延伸的第二部分。具体 来说，通过干法刻蚀，如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者通过其中 使用刻蚀剂溶液的湿法刻蚀，去除SOI晶片的暴露部分，即依次刻蚀氮化物层5、氧化物层4 和半导体层3未被掩模遮盖的部分，直到绝缘埋层2的顶部停止该刻蚀步骤。同时，该刻蚀 步骤使得半导体衬。
27、底1中形成的浅沟槽隔离的第一部分的深度继续增加，如图4所示。完 成后通过在溶剂中溶解或灰化去除光刻胶掩模PR2。 0039 然后，在形成的沟槽中沉积绝缘材料，接着通过化学机械抛光或化学机械抛光 CMP(Chemical-mechanical polish)平整化处理，以获得平整的结构表面(本文件内，术语 “平整”、“平坦”或“平齐”等意指平面内任意两点间的高度差在工艺误差允许的范围内)。 该工艺形成了其顶面与氮化物层5的顶面平齐的浅沟槽隔离6，如图5所示。浅沟槽隔离6 由绝缘材料构成，例如氧化硅、氮氧化硅或氮化硅等绝缘材料。浅沟槽隔离6的形状为“T” 形，包括向下延伸至半导体衬底中的第一部分和。
28、在绝缘埋层2上方横向延伸的第二部分。 浅沟槽隔离6的第一部分隔开了将要形成的两个相邻的MOSFET的衬底区域中的背栅，第二 部分隔开了两个相邻的MOSFET的有源层(即半导体层3)以限定MOSFET的有源区域，从而 避免两个相邻的MOSFET的背栅接触和有源层导通。 0040 然后，对浅沟槽隔离6进行回蚀，使其顶面略高于半导体层3的顶面。通过湿法刻 蚀(优选的采用热磷酸)去除氮化物层5，然后采用选择性刻蚀工艺去除氧化物层4直至露 出半导体层3的顶面，形成如图6所示的结构。 0041 接着，如图7和图8所示，对半导体衬底1执行不同深度的离子注入，以形成背栅 说 明 书CN 102956647 A。
29、 5/7页 8 和背栅隔离区。 0042 如图7所示，用光刻胶掩模PR3覆盖SOI晶片左边的第二区域，向SOI晶片右边的 第一区域(与第二区域相邻未覆盖光刻胶的区域)用第一掺杂剂进行较深的第一离子注入 (图7中的箭头)，以在半导体衬底1的第一区域的较深位置形成第一背栅隔离区101。 0043 如图8所示，第一离子注入完成后，继续对SOI晶片的第一区域用第二掺杂剂进行 较浅的第二离子注入(图8中的箭头)，以在半导体衬底1的第一区域的较浅位置形成第一 背栅100。 0044 这里，第一离子注入的注入深度较深，第二离子注入的注入深度较浅。优选的，第 一离子注入的掺杂剂类型与第二离子注入的掺杂剂类型相。
30、反。这样，通过两次不同掺杂剂 类型和不同深度的离子注入，在半导体衬底1的第一区域中形成具有不同的导电类型的第 一背栅100和第一背栅隔离区101，从而在这两个掺杂区域之间形成PN结。优选的，第一背 栅100中的离子注入浓度较高，第一背栅隔离区101中的离子注入浓度较低，从而有利于形 成较宽(或较模糊)的PN结边界，以便更好的降低漏电流。第一、第二离子注入完成后，去 除光刻胶掩模PR3。 0045 然后，如图9所示，用光刻胶掩模PR4覆盖SOI晶片右边的第一区域，向SOI晶片 左边与第一区域相邻的第二区域用第三掺杂剂进行较深的第三离子注入(图9中的箭头)， 以在半导体衬底1的第二区域的较深位置形。
31、成第二背栅隔离区201。 0046 接着，如图10所示，第三离子注入完成后，继续对SOI晶片的第二区域用第四掺杂 剂进行较浅的第四离子注入(图10中的箭头)，以在半导体衬底1的第二区域的较浅位置 形成第二背栅200。 0047 这里，第三离子注入的注入深度较深，第四离子注入的注入深度较浅。优选的，第 三离子注入的掺杂剂类型与第四离子注入的掺杂剂类型相反，并且第三离子注入的掺杂剂 类型与前述第一离子注入的掺杂剂类型相反。这样，通过两次不同掺杂剂类型和不同深度 的离子注入，在半导体衬底1的第二区域中形成具有不同的导电类型的第二背栅200和第 二背栅隔离区201，从而在这两个掺杂区域之间形成PN结，。
32、并且第二背栅隔离区201的掺杂 类型与第一背栅隔离区101的掺杂类型相反。优选的，第二背栅200中的离子注入浓度较 高，第二背栅隔离区201中的离子注入浓度较低，从而有利于形成较宽(或较模糊)的PN 结边界，以便更好的降低漏电流。第三、第四离子注入完成后，去除光刻胶掩模PR4。 0048 形成了第一背栅100、第一背栅隔离区101、第二背栅200和第二背栅隔离区201 的MOSFET器件的结构如图11所示，其中，每个MOSFET器件均包括背栅及位于背栅下方的 背栅隔离区，其背栅与背栅隔离区具有相反的掺杂类型。两个相邻MOSFET器件的背栅通过 浅沟槽隔离6分隔开，而其背栅隔离区具有相反的掺杂类。
33、型，从而形成PN结。 0049 由于经回蚀后的浅沟槽隔离6、半导体层3和绝缘埋层2的总厚度仅为约 10nm-50nm，因此，注入的离子可以容易地穿过这些层而进入半导体衬底1中。可以通过调 节离子注入的能量和掺杂剂剂量，以控制注入的深度，使得注入掺杂剂主要分布在半导体 衬底1中。 0050 形成的背栅100、200可以分布在半导体衬底1的上部以与绝缘埋层2相接，也可 以与上层的绝缘埋层2相隔一定距离，而不直接邻接(未示出)。 0051 在形成背栅100的第二离子注入步骤和形成背栅200的第四离子注入步骤中注入 说 明 书CN 102956647 A 6/7页 9 的掺杂剂类型取决于MOSFET的。
34、类型以及阈值电压的目标值。如果希望降低器件的阈值电 压，对于P型MOSFET，可以采用P型掺杂剂，例如硼(B或BF 2 )、铟(In)或其组合；对于N型 MOSFET，可以则采用N型掺杂剂，例如砷(As)、磷(P)或其组合。如果希望提高器件的阈值 电压，则对于P型MOSFET，可以采用N型掺杂剂，例如砷(As)、磷(P)或其组合；对于N型 MOSFET，可以采用P型掺杂剂，例如硼(B或BF 2 )、铟(In)或其组合。 0052 掺杂剂的注入剂量可以根据工艺现状和产品要求来选择，例如可以为1x10 13 cm -2 至1x10 18 cm -2 。此时，位于所述沟道区下方以外的所述背栅中的掺杂。
35、浓度为1x10 17 cm -3 至 1x10 20 cm -3 。位于所述沟道区下方的所述背栅中的掺杂浓度为1x10 15 cm -3 至1x10 18 cm -3 。 0053 接着，进行短时间的离子注入退火(即“尖峰”退火)，例如激光、电子束或红外辐 照等，以修复晶格损伤并激活半导体衬底1中注入的掺杂剂。 0054 这样，在半导体衬底1中的两个相邻区域分别形成了第一背栅100、第一背栅隔离 区101和第二背栅200、第二背栅隔离区201。这四个掺杂区域中，任何两个相邻的掺杂区 域具有不同导电类型的掺杂剂类型，从而形成PN结。并且，两个相邻区域之间还形成有浅 沟槽隔离6以实现第一背栅100。
36、与第二背栅200之间的隔离。结果，在SOI晶片的两个相 邻区域的背栅区中形成了PNPN或NPNP结的结构。 0055 然后，如图12所示，采用标准工艺在SOI晶片的有源区域上形成MOSFET器件的其 他部件，例如栅叠层。 0056 具体地，栅叠层包括栅介质层7和栅导体层8。栅介质层7可以采用高k栅介 质材料，例如是HfO 2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al 2 O 3 、La 2 O 3 、ZrO 2 、LaAlO其中 任一种或多种，例如可以沉积HfO 2 约2-4nm。栅导体层8位于栅介质层7上，能够对所述 MOSFET的阈值电压进行调节，对于pMOSF。
37、ET，所述栅导体层8可以包括：MoNx、TiSiN、TiCN、 TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx中的任一种或多种的组合；对 于nMOSFET，所述栅导体层8可以包括TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、 RuTax、NiTax中的任一种或多种的组合。这些金属具有不同的功函数，可以根据器件需要 调整的阈值电压选择不同材料的栅导体层8。此外，在栅叠层两侧还形成有侧墙9。 0057 形成栅叠层之后，可以通过标准的CMOS工艺在栅叠层外侧进行源/漏注入，以在 半导体层3中栅叠层的外侧位置。
38、形成源区和漏区(未示出)。以及，通过标准的CMOS工艺 在半导体层中所述源区和漏区之间的位置形成沟道区。 0058 接着，在SOI晶片沉积层间介质层10，然后采用标准工艺在MOSFET器件中形成导 电通道。如图13所示，穿过层间介质层10形成到达源区和漏区的源/漏导电通道11，穿过 层间介质层10、浅沟槽隔离6的横向延伸的第二部分和绝缘埋层2形成到达背栅区1的背 栅导电通道12。 0059 然后，在导电通道11和导电通道12中填充金属材料，以形成与源区和漏区电连接 的源/漏导电通道11和与背栅1电连接的背栅导电通道12-1和12-2，如图13所示。 0060 图14显示了本发明半导体器件的另一。
39、变型例的结构示意图。 0061 图14所示变型例的结构和制造方法与图13所示实施例相比大部分相同，主要的 区别仅在于，浅沟槽隔离6没有延伸到半导体衬底1中，而仅在半导体衬底1上面横向延 伸，以隔开相邻的MOSFET的有源层(即半导体层3)。 0062 具体来说，如图14所示，浅沟槽隔离6的形状为“T”形，包括向下延伸到半导体衬 说 明 书CN 102956647 A 7/7页 10 底1表面的第一部分和在绝缘埋层2上方横向延伸的第二部分，其中所述第一部分的宽度 小于所述第二部分的宽度。浅沟槽隔离6隔开了两个相邻的MOSFET的有源层(即半导体 层3)以限定MOSFET的有源区域，从而避免两个相。
40、邻的MOSFET的背栅接触和有源层导通。 可选的，浅沟槽隔离6也可以不包括向下延伸到半导体衬底1表面的第一部分，而只保留在 绝缘埋层2上方横向延伸的第二部分。 0063 在本变型例中，由于没有浅沟槽隔离6的隔离，相邻MOSFET的背栅之间相接触而 形成PN结，同时相邻MOSFET的背栅隔离区之间也相接触而形成PN结。这种情况下，相邻 MOSFET的背栅可以施加相同的电压，因而可以只设置一个背栅导电通道12以施加背栅电 压。如图14所示，可以在具有这种结构的相邻MOSFET的任一个上设置一个背栅导电通道 12，以同时对相邻的两个MOSFET施加背栅电压。 0064 因此，具有结构的半导体器件能够。
41、节省背栅导电通道的数量和占用面积，从而简 化工艺流程，节省了费用。 0065 在本变型例的制造方法中，大部分步骤与图13所示实施例的相同，不同之处仅在 于在浅沟槽隔离6的步骤中，在对SOI晶片进行构图时要使刻蚀停止于半导体衬底1或绝 缘埋层2的表面即可。 0066 如图13和图14所示，本发明通过上述工艺形成了一种具有背栅隔离区的MOSFET， 该MOSFET器件在背栅的下面还形成有背栅隔离区，背栅及背栅隔离区具有不同的掺杂类 型和偏置电场，并且两个相邻MOSFET器件之间的背栅和背栅隔离区也具有不同的掺杂剂 类型和偏置电场。结果，使得两个相邻MOSFET器件之间除了通过浅沟槽隔离6隔离背栅之。
42、 外，还进一步通过两个MOSFET器件的背栅及背栅隔离区中形成的PNPN结或NPNP结进行隔 离。进而，使得两个相邻MOSFET器件的背栅导电通道12-1与背栅导电通道12-2之间通过 PNPN结或NPNP结实现电绝缘。相比于现有技术的MOSFET，这种器件结构具有更好的绝缘 效果，大大降低了器件被意外击穿的可能性。 0067 以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本 发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发 明的保护范围之内。 说 明 书CN 102956647 A 10 1/7页 11 图1 图2 说 明 书 附 图CN 102956647 A 11 2/7页 12 图3 图4 说 明 书 附 图CN 102956647 A 12 3/7页 13 图5 图6 说 明 书 附 图CN 102956647 A 13 4/7页 14 图7 图8 说 明 书 附 图CN 102956647 A 14 5/7页 15 图9 图10 说 明 书 附 图CN 102956647 A 15 6/7页 16 图11 图12 说 明 书 附 图CN 102956647 A 16 7/7页 17 图13 图14 说 明 书 附 图CN 102956647 A 17 。