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1、(10)申请公布号 CN 102856247 A (43)申请公布日 2013.01.02 C N 1 0 2 8 5 6 2 4 7 A *CN102856247A* (21)申请号 201110180998.4 (22)申请日 2011.06.30 H01L 21/768(2006.01) (71)申请人中芯国际集成电路制造（上海）有限 公司 地址 201203 上海市浦东新区张江路18号 (72)发明人丁万春 刘国安 (74)专利代理机构北京德琦知识产权代理有限 公司 11018 代理人牛峥 王丽琴 (54) 发明名称 一种背面硅通孔制作方法 (57) 摘要 本发明提供了一种背面硅通孔制。
2、作方法，提 供具有衬底和半导体器件层的晶片，所述半导体 器件层位于所述衬底的晶片器件面上，所述半导 体器件层中包括半导体器件，与半导体器件电接 触的钨栓塞，及位于所述钨栓塞上方且与之相连 的铝连线，该方法包括：从所述衬底的晶片背面 依次刻蚀所述衬底和半导体器件层，以所述铝连 线作为刻蚀停止层，形成与所述铝连线相通的硅 通孔后，在硅通孔中填充金属形成导电通孔。本发 明提出的背面硅通孔制作方法以半导体器件层中 的铝连线作为硅通孔的刻蚀停止层和硅通孔中形 成导电通孔的电连接点，避免了以金属互连层中 的金属衬垫或者延伸金属衬垫作为导电通孔的电 连接点时无法准确定位硅通孔位置以及刻蚀穿通 问题。 (51。
3、)Int.Cl. 权利要求书1页 说明书7页 附图9页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 7 页 附图 9 页 1/1页 2 1.一种背面硅通孔制作方法，提供具有衬底和半导体器件层的晶片，所述衬底具有晶 片器件面和与其相对的晶片背面，所述半导体器件层位于所述衬底的晶片器件面上，所述 半导体器件层中包括半导体器件，与半导体器件电接触的钨栓塞，及位于所述钨栓塞上方， 与所述钨栓塞相连的铝连线，其特征在于，该方法包括： 从所述衬底的晶片背面依次刻蚀所述衬底和半导体器件层，以所述铝连线作为刻蚀停 止层，形成与所述铝连线相通的硅通孔； 所述硅通孔中填。
4、充金属形成导电通孔。 2.根据权利要求1所述的方法，其特征在于，所述硅通孔的直径范围是20到80微米； 所述硅通孔的直径大于、小于或者等于所述铝连线的尺寸。 3.根据权利要求1所述的方法，其特征在于，所述刻蚀是干法刻蚀。 4.一种硅通孔制作方法，在从所述衬底的晶片背面依次刻蚀所述衬底之前，该方法还 包括：化学机械研磨所述衬底的晶片背面。 5.化学机械研磨后的所述衬底的厚度范围是50微米到200微米。 权 利 要 求 书CN 102856247 A 1/7页 3 一种背面硅通孔制作方法 技术领域 0001 本发明涉及一种半导体制造方法，特别涉及一种背面硅通孔制作方法。 背景技术 0002 目前，。
5、半导体集成电路(IC)制造主要在硅衬底的晶片(wafer)器件面上生长半导 体器件并进行互连。半导体器件制作在器件层中，以金属氧化物半导体场效应管(MOSFET) 器件为例，MOSFET器件的主要结构包括：有源区、源极、漏极和栅极，其中，所述有源区位于 硅衬底中，所述栅极位于有源区上方，所述栅极两侧的有源区分别进行离子注入后形成源 极和漏极，所述栅极下方具有导电沟道，所述栅极和导电沟道之间有栅极电介质层。根据 MOSFET器件的工作原理，必须通过对MOSFET的源极、栅极和漏极分别施加不同的电压实现 MOSFET器件的导通和关闭，因此在NOSFET器件的主要结构制作完成后，还要在器件层中制 作。
6、铝连线和钨栓塞，将MOSFET器件的各部分相互电连接，完成MOSFET器件的器件层工艺。 0003 在MOSFET器件所在的器件层制作完毕后，还要在器件层之上制作金属互连层，由 金属互连层为NOSFET器件之间的信号传输提供物理保证。金属互连层的制作称为金属互 连层工艺(BEOL)。现有技术中，BEOL通常是指在金属间电介质(IMD)中刻蚀通孔(via)和 沟槽(trench)并在其中填充金属形成金属连线和金属衬垫(metal pad)，其中，IMD用于 metal pad和金属连线在金属互连层中的电绝缘，由金属连线将不同MOSFET器件的栅极、 源极或者漏极连接到同一metal pad。 0。
7、004 随着半导体IC制造技术的发展，基于硅通孔(TSV，Through Silicon Via)技术的 三维封装技术大大减小了半导体器件尺寸。但是，半导体器件尺寸的进一步缩小，对TSV尺 寸也要求也越来越高。传统TSV是从衬底的晶片器件面开始向晶片背面刻蚀，但这种方法 由于在衬底中没有刻蚀停止层，使在衬底中形成的TSV深度不均匀，从而导致晶片背面的 衬底表面化学机械研磨(CMP，Chemical Mechanical Polishing)控制困难。为了克服上述 问题，出现了一种背面硅通孔制作方法。下面详细说明现有技术中采用背面硅通孔制作方 法。 0005 图1为现有技术中背面硅通孔制作方法步。
8、骤流程图，结合图2图8所示的现有 技术中MOS器件的背面硅通孔结构简化剖面示意图，说明现有技术中背面硅通孔制作方法 的具体步骤。 0006 步骤101，硅衬底201的晶片器件面201a依次沉积的介电层202和多晶硅层203 后，制作MOSFET器件，得到如图2所示的结构； 0007 此步骤中，衬底可以是半导体衬底，例如，硅衬底，当然也可以是包括III族、IV族 和/或V族元素的半导体衬底；介电层202可以是二氧化硅、二氧化硅-氮化硅-二氧化硅 (ONO)，也可以是其他电介质，本实施例以二氧化硅为例。本步骤中还包括在硅衬底201中 制作源极和漏极，在介电层202中制作栅氧化层以及在多晶硅层203。
9、中制作栅极(图中未 画出源极、漏极、栅极和栅氧化层)，从而得到MOSFET器件结构，具体制作步骤和方法为现 有技术，不再赘述。 说 明 书CN 102856247 A 2/7页 4 0008 步骤102，在MOSFET器件上方制作铝连线304和钨栓塞303； 0009 本步骤中，首先在MOSFET器件表面沉积第一层间介质(ILD)301，然后在第一ILD 301中刻蚀第一通孔(via)，第一通孔分别与有源区的源极、漏极和/或栅极位置对应，本实 施例的第一通孔位于栅极上方，也就是以多晶硅层203为刻蚀停止层。为了后续制作钨栓 塞303与有源区的源极、漏极和/或栅极形成良好的欧姆接触降低电阻，在形。
10、成第一通孔之 后，还可以在第一通孔露出的源极、漏极和/或栅极表面形成金属硅化物(silicide)(图中 未画出)，接着在第一通孔中填充金属钨(Wu)或者钛钨合金(TiWu)形成钨栓塞303；然后 在第一ILD 301表面沉积第二ILD 302，在第二ILD 302中刻蚀第一沟槽(trench)，由第一 沟槽连接需要互连的钨栓塞303，随后在第一沟槽中填充金属铝(Al)形成铝连线304。由于 在第一通孔和第一沟槽中填充的金属会同时覆盖第一ILD 301和第二ILD302表面，因此本 步骤中还包括化学机械研磨(CMP)去除第一ILD 301和第二ILD302表面覆盖的金属，从而 分别露出第一IL。
11、D 301和第二ILD302，仅保留第一通孔内的金属钨或者钛钨合金，以及第 一沟槽中的金属铝，得到如图3所示的结构，包括硅衬底201、由介电层202、多晶硅层203、 第一ILD 301、第二ILD302、以及第二ILD302中的铝连线304和第一ILD 301中的钨栓塞 303组成的MOSFET器件层305。 0010 至此，MOSFET器件层305制作完毕。 0011 步骤103，MOSFET器件层305上方依次制作第一金属互连层(metal)410，得到如 图4所示的结构，包括硅衬底201、第一金属互连层410和MOSFET器件层305； 0012 本步骤中，制作完成的第一金属互连层41。
12、0中包括第一IMD411、第一metal pad 413、第一金属连线412和延伸金属衬垫414，延伸金属衬垫414可以视为第一metal pad 413向切割道区域的延伸，延伸金属衬垫414和第一metal pad 413同时制作，与第一metal pad 413一样通过第一金属连线412与铝连线304电连接。 0013 本实施例中，仅以第一金属互连层410为例对现有技术中的金属互连层工艺方法 进行说明，第一金属互连层410在实际应用中可为任意一层金属互连层。首先在MOSFET器 件层305上沉积第一IMD411，沉积第一IMD411之前还可以先在MOSFET器件层305上沉积 氮化硅(Si。
13、 3 N 4 )作为后续步骤中刻蚀第一IMD411的停止层。 0014 本步骤中，第一IMD411为二氧化硅(SiO 2 )，在第一IMD411上还可以沉积硅的氧化 物(TEOS)作为后续刻蚀和去胶(ashing)步骤中第一IMD411的保护层。 0015 然后，光刻和刻蚀第一IMD411，形成穿透第一IMD411的第二通孔和位于第二通孔 上方具有较大开口宽度的第二沟槽，其中，第二通孔位于铝连线304上方，第二沟槽不仅位 于main chip，还有可以有一部分位于切割道区域，位于切割道区域的第二沟槽在填充金属 后成为延伸金属衬垫414，延伸金属衬垫414的长度范围在20到40微米，作为后续从晶。
14、片 背面刻蚀硅通孔(TSV)的刻蚀停止层； 0016 接着，在第二通孔、第二沟槽和第一IMD411表面沉积扩散阻挡层，沉积扩散阻挡 层的目的是防止后续步骤填充在沟槽和通孔中的金属铜散落扩散至第一IMD411，采用物理 气相沉积(PVD)工艺沉积扩散阻挡层； 0017 最后，由PVD工艺在扩散阻挡层上沉积铜籽晶层，采用电化学镀工艺(ECP)在沟槽 和通孔中生长金属铜后，将金属铜、铜籽晶层和扩散阻挡层通过CMP抛光至第一IMD411的 表面，形成第一金属互连层410。其中，填充金属铜的沟槽成为第一metal pad 413和延伸 说 明 书CN 102856247 A 3/7页 5 金属衬垫414。
15、，填充金属铜的通孔成为第一金属连线412。 0018 步骤104，化学机械研磨(CMP)硅衬底201的背面201b，得到CMP后硅衬底201， 如图5所示，CMP的作用是使随后在硅衬底201的背面201b刻蚀硅通孔步骤更容易进行； 0019 CMP后的CMP后硅衬底201的厚度要满足坚固性和耐磨性的要求，一般来说，CMP 后硅衬底201的厚度范围最好控制在50微米到200微米之间。 0020 步骤105，从延伸金属衬垫414位置对应的CMP后硅衬底201晶片背面201b开始 刻蚀，在CMP后硅衬底201中形成从晶片背面201b直到延伸金属衬垫414下方的穿透结 构硅通孔(TSV)601，得到如。
16、图6所示的结构； 0021 在这个步骤中，TSV601位置可以用双面对准法确定，刻蚀TSV601的方法可以是直 接干法刻蚀，依次刻蚀晶片的CMP后硅衬底201、MOSFET器件层305中的介质层202和多 晶硅层203、以及第一ILD 301、第二ILD302和第一IMD411，以延伸金属衬垫414作为刻蚀 停止层，采用终点检测法控制干法刻蚀的时间；也可以采用先干法刻蚀形成非穿透性硅通 孔，再用干法或湿法过刻蚀去掉延伸金属衬垫414下方残留的部分第一IMD411；在这里， TSV601的直径范围是5微米到50微米，最佳取值为2030微米。虽然TSV601形状一般 为圆形，但也可以是各种形状，例。
17、如：三角形、四边形或多边形；TSV的直径可以大于、小于 或等于延伸金属衬垫414的尺寸。 0022 步骤106，在TSV601及CMP后硅衬底201的晶片背面201b沉积绝缘薄膜701后 刻蚀去除延伸金属衬垫414下方的部分绝缘薄膜701，露出延伸金属衬垫414，得到如图7 所示的结构； 0023 在本步骤中，绝缘薄膜701沉积采用化学气相沉积方法沉积二氧化硅或氮化硅等 绝缘材料。 0024 本步骤中，刻蚀去除延伸金属衬垫414下方的绝缘薄膜701的过程如下：首先在 TSV601和CMP后硅衬底201晶片背面201b的绝缘薄膜701表面涂抹一层光刻胶，然后按 照需要的掩模板图案进行曝光和显影使。
18、光刻胶图案化，对位于延伸金属衬垫414下方没有 被光刻胶图案覆盖的绝缘薄膜701进行刻蚀，最后清洗残留在TSV601和绝缘薄膜701表面 的光刻胶。 0025 步骤107，在TSV601中填充金属形成导电通孔801，得到如图8所示的结构； 0026 本步骤中，由于TSV601位于延伸金属衬垫414的下方，且与延伸金属衬垫414直 接相连，TSV601中填入的金属与延伸金属衬垫414形成的良好电接触。在后续MOSFET器 件封装过程中，外围电路与焊球接触后，通过第一金属互连层410、MOSFET器件层305中的 铝连线304和钨栓塞303的导通，与MOSFET器件电连接。 0027 至此，现有技。
19、术中MOSFET器件的背面TSV制作过程完毕。 0028 后续MOSFET器件封装工艺还包括：制作与导电通孔801电连接的焊球，以及进行 焊球之间，或者焊球与外围电路之间键合等步骤，最后将完成了MOSFET器件封装的晶片在 切割道进行划片，分离每个MOSFET器件。 0029 在后续MOSFET器件封装过程中，外围电路通过焊球、导电通孔801、铝连线304、钨 栓塞303以及第一金属互连层之间的互连、实现外围电路与MOSFET器件的电连接和信号传 输。 0030 随着半导体技术的发展，MOSFET器件尺寸不断缩小，单位面积芯片区中MOSFET器 说 明 书CN 102856247 A 4/7页。
20、 6 件的数量增加，必然导致MOSFET器件层上方的金属互连层中金属衬垫、金属线以及延伸金 属衬垫的数量增加和尺寸缩小。当金属互连层中的金属衬垫和延伸金属衬垫的尺寸缩小到 一定程度时，一方面背面硅通孔刻蚀时采用的双面对准法失效，无法准确定位硅通孔位置； 另一方面由于金属衬垫或者延伸金属衬垫的厚度较薄容易在刻蚀过程中被穿透，不能起到 刻蚀停止层作用，因此现有的背面硅通孔方法已经无法适应半导体技术的发展。 发明内容 0031 有鉴于此，本发明解决的技术问题是：背面硅通孔制作过程中，无法在金属互连层 中的金属衬垫或者延伸金属衬垫上准确定位硅通孔位置和作为刻蚀硅通孔过程中的刻蚀 停止层。 0032 为。
21、解决上述问题，本发明的技术方案具体是这样实现的： 0033 一种背面硅通孔制作方法，提供具有衬底和半导体器件层的晶片，所述衬底具有 晶片器件面和与其相对的晶片背面，所述半导体器件层位于所述衬底的晶片器件面上，所 述半导体器件层中包括半导体器件，与半导体器件电接触的钨栓塞，及位于所述钨栓塞上 方，与所述钨栓塞相连的铝连线，该方法包括： 0034 从所述衬底的晶片背面依次刻蚀所述衬底和半导体器件层，以所述铝连线作为刻 蚀停止层，形成与所述铝连线相通的硅通孔； 0035 所述硅通孔中填充金属形成导电通孔。 0036 所述硅通孔的直径范围是20到80微米；所述硅通孔的直径大于、小于或者等于所 述铝连线。
22、的尺寸。 0037 所述刻蚀是干法刻蚀。 0038 一种硅通孔制作方法，在从所述衬底的晶片背面依次刻蚀所述衬底之前，该方法 还包括：化学机械研磨所述衬底的晶片背面。 0039 化学机械研磨后的所述衬底的厚度范围是50微米到200微米。 0040 由上述的技术方案可见，本发明以半导体器件层中的铝连线作为硅通孔的刻蚀停 止层和硅通孔中形成导电通孔的电连接点，避免了以金属互连层中的金属衬垫或者延伸金 属衬垫作为导电通孔的电连接点时无法准确定位硅通孔位置以及刻蚀穿通问题。 附图说明 0041 图1为现有技术中背面硅通孔制作方法步骤流程图； 0042 图2图8为现有技术中MOS器件的背面硅通孔结构简化剖。
23、面示意图； 0043 图9为本发明背面硅通孔制作方法步骤流程图； 0044 图10图16为本发明MOS器件的背面硅通孔结构简化剖面示意图。 具体实施方式 0045 为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本发明进一步详细说明。 0046 图9为本发明背面硅通孔制作方法步骤流程图，结合图10图16所示的本发明 MOS器件的背面硅通孔结构简化剖面示意图，说明本发明背面硅通孔制作方法的具体步骤。 说 明 书CN 102856247 A 5/7页 7 0047 步骤901，硅衬底201的晶片器件面201a依次沉积介电层202和多晶硅层203，制 作MOSFET器件，。
24、得到如图10所示的结构； 0048 此步骤中，衬底可以是半导体衬底，例如，硅衬底，当然也可以是包括III族、IV族 和/或V族元素的半导体衬底；介电层202可以是二氧化硅、二氧化硅-氮化硅-二氧化硅 (ONO)，也可以是其他电介质，本实施例以二氧化硅为例。本步骤中还包括在硅衬底201中 制作源极和漏极，在介电层202中制作栅氧化层，以及在多晶硅层中制作栅极的步骤，具体 制作方法为现有技术，不再赘述。 0049 步骤902，MOSFET器件上方制作铝连线1104和钨栓塞303，形成MOSFET器件层； 0050 本步骤中，首先在MOSFET器件表面沉积第一层间介质(ILD)301，然后在第一IL。
25、D 301中刻蚀第一通孔(via)，第一通孔分别与有源区的源极、漏极和/或栅极位置对应，本实 施例的第一通孔位于栅极上方，也就是以多晶硅层203为刻蚀停止层。为了后续制作钨栓 塞303与有源区的源极、漏极和/或栅极形成良好的欧姆接触降低电阻，在形成第一通孔之 后，还可以在第一通孔露出的源极、漏极和/或栅极表面形成金属硅化物(silicide)(图中 未画出)，接着在第一通孔中填充金属钨(Wu)或者钛钨合金(TiWu)形成钨栓塞303；然后 在第一ILD 301表面沉积第二ILD 302，在第二ILD 302中刻蚀第一沟槽(trench)，由第一 沟槽连接需要互连的钨栓塞303，随后在第一沟槽中。
26、填充金属铝(Al)形成铝连线1104。由 于在第一通孔和第一沟槽中填充的金属会同时覆盖第一ILD 301和第二ILD302表面，因此 本步骤中还包括化学机械研磨(CMP)去除第一ILD 301和第二ILD302表面覆盖的金属， 从而分别露出第一ILD 301和第二ILD302，仅保留第一通孔内的金属钨或者钛钨合金，以 及第一沟槽中的金属铝，得到如图11所示的结构，包括硅衬底201、由介电层202、多晶硅层 203、第一ILD 301、第二ILD302、以及第二ILD302中的铝连线1104和第一ILD 301中的钨 栓塞303组成的MOSFET器件层305。 0051 需要注意的是，与现有技术。
27、相比本发明中第一沟槽会根据IC设计的需要改变位 置和增加宽度，保证部分铝连线1104延伸到MOSFET器件结构所在区域以外，甚至延伸到切 割道区域，以便在后续刻蚀硅通孔过程中避免损伤MOSFET器件结构。 0052 至此，MOSFET器件层305制作完毕。 0053 步骤903，MOSFET器件层305上方制作第一金属互连层(metal)410，得到如图12 所示的结构，包括硅衬底201、第一金属互连层410和MOSFET器件层305； 0054 本步骤中，制作完成的第一金属互连层410中包括第一IMD411、第一metal pad 413和第一金属连线412，第一金属互连层410中还可以包括。
28、延伸金属衬垫414，延伸金属衬 垫414可以视为第一metal pad 413向切割道区域的延伸，延伸金属衬垫414和第一metal pad 413同时制作，与第一metal pad413一样通过第一金属连线412与铝连线1104电连 接。 0055 本实施例中，仅以第一金属互连层410为例对金属互连层工艺方法进行说明，第 一金属互连层410在实际应用中可为任意一层金属互连层。首先在MOSFET器件层305上 沉积第一IMD411，在沉积第一IMD411之前还可以先在MOSFET器件层305上沉积氮化硅 (Si 3 N 4 )作为后续步骤中对第一IMD411进行刻蚀的停止层。 0056 本步骤。
29、中，第一IMD411为二氧化硅(SiO 2 )，在第一IMD411上还可以沉积硅的氧化 物(TEOS)作为后续刻蚀和去胶(ashing)步骤中第一IMD411的保护层； 说 明 书CN 102856247 A 6/7页 8 0057 然后，光刻和刻蚀第一IMD411，形成穿透第一IMD411的第二通孔和位于第二通孔 上方具有较大开口宽度的第二沟槽，第二沟槽不仅位于mainchip，还有一部分位于切割道 区域，位于切割道区域的沟槽在填充金属后成为延伸金属衬垫414，延伸金属衬垫414的长 度范围在20到40微米； 0058 接着，在第二通孔、第二沟槽和第一IMD411表面沉积扩散阻挡层，沉积扩散。
30、阻挡 层的目的是防止后续步骤填充在沟槽和通孔中的金属铜散落扩散至第一IMD411，采用物理 气相沉积(PVD)工艺沉积扩散阻挡层； 0059 最后，由PVD工艺在扩散阻挡层上沉积铜籽晶层，采用电化学镀工艺(ECP)在沟槽 和通孔中生长金属铜后，将金属铜、铜籽晶层和扩散阻挡层通过CMP抛光至第一IMD411的 表面，形成第一金属互连层410。其中，填充金属铜的沟槽称为第一metal pad 413，填充金 属铜的通孔称为第一金属连线412。 0060 步骤904，化学机械研磨(CMP)硅衬底201的背面201b，得到CMP后硅衬底201， 如图13所示，CMP的作用是使随后在硅衬底201的背面2。
31、01b刻蚀硅通孔步骤更容易进行； 0061 CMP后的CMP后硅衬底201的厚度要满足坚固性和耐磨性的要求，一般来说，CMP 后硅衬底201的厚度范围最好控制在50微米到200微米之间。 0062 步骤905，从铝连线1104位置对应的CMP后硅衬底201晶片背面201b开始刻 蚀，在CMP后硅衬底201中形成从晶片背面201b直到铝连线1104下方的穿透结构硅通孔 (TSV)1401，得到如图14所示的结构； 0063 此步骤中，TSV1401位置可以用双面对准法确定，刻蚀TSV1401的方法可以是直接 干法刻蚀，刻蚀选择在MOSFET器件结构所在区域以外的铝连线1104位置下方，依次刻蚀晶。
32、 片的CMP后硅衬底201、MOSFET器件层305中的介电层202和多晶硅层203，以及第一ILD 301和第二ILD302，直到以铝连线1104(或者仅刻蚀介电层202和多晶硅层203，以多晶硅 203上方沉积的Co/Ni层作为刻蚀停止层，通过Co/Ni层电连接钨栓塞303和铝连线1104， 以及第一金属互连层410；其中，Co/Ni层用于和钨栓塞303形成良好电接触)作为刻蚀停 止层，采用终点检测法控制干法刻蚀的时间；也可以根据硅衬底201、介电层202、多晶硅层 203，第一ILD 301和第二ILD302的厚度以及对上述各层的刻蚀速率，次用控制刻蚀时间的 方法，先干法刻蚀形成非穿透性。
33、硅通孔，再用干法或湿法过刻蚀去掉铝连线1104(或者Co/ Ni层)下方残留的部分第二ILD302；在这里，TSV1401的直径范围是5微米到50微米，最 佳取值为2030微米。虽然TSV1401形状一般为圆形，但也可以是各种形状，例如：三角 形、四边形或多边形；TSV1401的直径可以大于、小于或等于铝连线1104的尺寸。 0064 本步骤中，相对第一金属互连层中第一metal pad413和延伸金属衬垫414，由 于MOSFET器件层305中铝连线1104的尺寸和厚度均较大，因此双面对准法能够准确定位 TSV1401的位置，并且采用终点检测或者控制刻蚀时间的方法均可以保证不会穿通铝连线 1。
34、104，以铝连线1104刻蚀TSV1401的刻蚀停止层。 0065 步骤906，在TSV1401及CMP后硅衬底201的晶片背面201b沉积绝缘薄膜1501 后，刻蚀去除铝连线1104下方的绝缘薄膜1501，露出铝连线1104，得到如图15所示的结 构； 0066 在本步骤中，绝缘薄膜沉积采用化学气相沉积方法沉积二氧化硅或氮化硅等绝缘 材料。 说 明 书CN 102856247 A 7/7页 9 0067 在本步骤中，刻蚀去除铝连线1104下方的绝缘薄膜701的过程是：首先在 TSV1401和CMP后硅衬底201晶片背面201b的绝缘薄膜表面涂抹一层光刻胶，然后按照需 要的掩模板图案进行曝光和。
35、显影使光刻胶图案化，对位于铝连线1104下方没有被光刻胶 图案覆盖的绝缘薄膜进行刻蚀，最后清洗残留在TSV1401和绝缘薄膜701表面的光刻胶。 0068 步骤907，在TSV1401中填充金属形成导电通孔1601，得到如图16所示的结构，包 括绝缘薄膜701，导电通孔1601； 0069 本步骤中，TSV1401位于铝连线1104的下方，且与铝连线1104直接相连，在 TSV1401中填入金属所形成的导电通孔1601与铝连线1104形成良好电接触。 0070 至此，本发明提出的背面TSV制作完毕。 0071 后续MOSFET器件封装工艺还包括：制作与导电通孔1601电连接的焊球，以及进行 焊。
36、球之间，或者焊球与外围电路之间的键合等步骤，最后将完成了MOSFET器件封装的晶片 在切割道进行划片，分离每个MOSFET器件。 0072 在后续MOSFET器件封装过程中，外围电路通过焊球、导电通孔1601、铝连线1104、 钨栓塞303以及第一金属互连层410之间的互连、实现外围电路与MOSFET器件的电连接和 信号传输。 0073 本发明提出一种背面硅通孔制作方法，该方法以半导体器件层中的铝连线作为硅 通孔的刻蚀停止层和硅通孔中形成导电通孔的电连接点，避免了以金属互连层中的金属衬 垫或者延伸金属衬垫作为导电通孔的电连接点时无法准确定位硅通孔位置以及刻蚀穿通 问题。 0074 以上所述仅为。
37、本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精 神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。 说 明 书CN 102856247 A 1/9页 10 图1 图2 说 明 书 附 图CN 102856247 A 10 2/9页 11 图3 图4 说 明 书 附 图CN 102856247 A 11 3/9页 12 图5 图6 说 明 书 附 图CN 102856247 A 12 4/9页 13 图7 图8 说 明 书 附 图CN 102856247 A 13 5/9页 14 图9 图10 说 明 书 附 图CN 102856247 A 14 6/9页 15 图11 图12 说 明 书 附 图CN 102856247 A 15 7/9页 16 图13 图14 说 明 书 附 图CN 102856247 A 16 8/9页 17 图15 说 明 书 附 图CN 102856247 A 17 9/9页 18 图16 说 明 书 附 图CN 102856247 A 18 。