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1、(10)申请公布号 CN 102884630 A (43)申请公布日 2013.01.16 C N 1 0 2 8 8 4 6 3 0 A *CN102884630A* (21)申请号 201080061745.9 (22)申请日 2010.11.08 61/262,122 2009.11.17 US 12/708,497 2010.02.18 US H01L 29/02(2006.01) (71)申请人苏沃塔公司 地址美国加利福尼亚州 (72)发明人斯科特E汤普森 达莫代尔R图马拉帕利 (74)专利代理机构北京东方亿思知识产权代理 有限责任公司 11258 代理人王安武 (54) 发明名称 。
2、电子设备和系统及其生产和使用方法 (57) 摘要 提供了一系列新型结构和方法，以降低多种 电子设备和系统中的功耗。这些结构和方法中的 一些可主要通过重复使用现有的体效应CMOS工 艺流程和制造技术来实施，以避免半导体产业和 更广泛的电子产业高成本且高风险地切换到替代 的技术。如上所述，一些结构和方法涉及深度耗 尽通道(DDC)设计，以使基于CMOS的设备具有比 传统体效应CMOS更小的V T ，并且能够更精确地 设定在通道区域中具有掺杂剂的FET的阈值电压 V T 。该DDC设计也可具有比传统体效应CMOS晶 体管更强的体效应，这使得能够显著地动态控制 DDC晶体管中的功耗。 (30)优先权数。
3、据 (85)PCT申请进入国家阶段日 2012.07.17 (86)PCT申请的申请数据 PCT/US2010/055762 2010.11.08 (87)PCT申请的公布数据 WO2011/062789 EN 2011.05.26 (51)Int.Cl. 权利要求书2页 说明书35页 附图72页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 35 页 附图 72 页 1/2页 2 1.一种场效应晶体管(FET)，其包括： 栅极，所述栅极具有栅极绝缘体和导电电极； 屏蔽区域，所述屏蔽区域被掺杂为具有介于110 18 个原子/cm 3 与110 20 个。
4、原子/cm 3 之间的掺杂浓度横跨5nm的最小厚度，所述屏蔽区域在所述栅极下方及晶体管本体上方延 伸； 未充分掺杂的通道区域，所述通道区域位于所述屏蔽区域与所述栅极绝缘体之间且具 有小于510 17 个掺杂剂原子/cm 3 的掺杂浓度，所述通道区域具有5nm的最小厚度； 源极和漏极，其中所述通道区域在所述源极与所述漏极之间延伸；以及 本体接头，所述本体接头选择性地向所述晶体管本体施加偏置电压。 2.根据权利要求1所述的场效应晶体管(FET)，其中所述晶体管是可通过向所述栅极 的所述导电电极或所述晶体管本体施加电压来开启或关闭的四端子设备。 3.根据权利要求1所述的场效应晶体管(FET)，其中所。
5、述晶体管是可通过向所述栅极 电极施加电压来开启或关闭的三端子设备。 4.根据权利要求1所述的场效应晶体管(FET)，其中所述偏置电压被静态地设定以增 大或减小阈值电压。 5.根据权利要求1所述的场效应晶体管(FET)，其中所述偏置电压被动态地控制以调 节阈值电压。 6.根据权利要求1所述的场效应晶体管(FET)，其中所述屏蔽区域与所述源极和所述 漏极分离。 7.根据权利要求1所述的场效应晶体管(FET)，其中所述源极和所述漏极是凸起的。 8.根据权利要求1所述的场效应晶体管(FET)，其中所述通道区域是未被掺杂的、外延 生长型硅。 9.根据权利要求1所述的场效应晶体管(FET)，还包括电压阈值。
6、调整区域，所述电压阈 值调整区域位于所述未充分掺杂的通道区域与所述屏蔽区域之间，其中所述电压阈值调整 区域与所述屏蔽区域接触，并与所述栅极绝缘体分离。 10.一种用于形成场效应晶体管(FET)的方法，所述方法包括： 将屏蔽区域植入到晶体管本体中，所述屏蔽区域被掺杂为具有介于110 18 个原子/ cm 3 与110 20 个原子/cm 3 之间的掺杂浓度横跨5nm的最小厚度，所述屏蔽区域在所述栅极 下方及晶体管本体上方延伸； 在所述屏蔽区域之间外延地生长未充分掺杂的通道区域，所述通道区域具有小于 510 17 个掺杂剂原子/cm 3 的掺杂浓度，所述未充分掺杂的通道区域具有5nm的最小厚度； 。
7、形成源极和漏极，其中所述通道区域在所述源极与所述漏极之间延伸； 形成栅极，所述栅极具有栅极绝缘体和导电电极；以及 形成本体接头，所述本体接头选择性地向所述晶体管本体施加偏置电压。 11.根据权利要求10所述的形成场效应晶体管(FET)的方法，其中所述源极和所述漏 极被形成为与所述屏蔽区域分离。 12.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在外延地生长所 述未充分掺杂的通道区域之后，进行浅沟槽隔离(STI)。 13.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在外延地生长所 权 利 要 求 书CN 102884630 A 2/2页 3 述未充分掺杂的通道。
8、区域之后，进行部分沟槽隔离(PTI)。 14.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在所述未充分掺 杂的通道区域与所述屏蔽区域之间形成电压阈值调整区域，其中所述电压阈值调整区域与 所述屏蔽区域接触，并与所述栅极绝缘体分离。 权 利 要 求 书CN 102884630 A 1/35页 4 电子设备和系统及其生产和使用方法 0001 关联申请 0002 本申请要求享有申请日为2009年9月30日的美国临时申请No.61/247,300的优 先权，在此通过引用将其公开内容包含在本说明书中。本申请要求享有申请日为2009年11 月17日的美国临时申请No.61/262,122的。
9、优先权，在此通过引用将其公开内容包含在本说 明书中。本申请要求享有申请日为2010年2月18日的美国临时申请No.12/708,497的优 先权，在此通过引用将其公开内容包含在本说明书中。 背景技术 0003 电子设备已成为日常生活的重要部分，这是前所未有的。诸如个人计算机和移动 电话之类的系统已经从根本上改变我们如何工作、如何游戏及如何交际。过去每年，都会引 入诸如数字音乐播放器、电子书阅读器和写字板之类的新设备，并且改善原有的家庭产品。 这些新设备展现出了不断增长的创新，其继续改变着我们的生活。 0004 迄今为止，电子系统对世界经济和现代文化不断上升的重要性在很大程度上已经 通过半导体产。
10、业所遵守的摩尔定律(Moores Law)来实现。摩尔定律以戈登摩尔(Gordon Moore)的名字命名，其中戈登摩尔是英特尔公司的创始人之一，他首先注意到了这种现 象，摩尔定律规定：集成电路(或芯片)上相同面积内能够被廉价生产的晶体管数目随时间 而稳步增加。一些业内专家量化了该定律，例如声明：相同面积内的晶体管数目大致每隔两 年增长一倍。在不增加其功能或不减少摩尔定律所规定的相关成本和尺寸的情况下，今天 所广泛使用的许多电子系统将会是不切实际的或负担不起的。 0005 长期以来，半导体产业已经通过使用体效应CMOS(bulk CMOS)技术生产芯片电路 来成功地印证了摩尔定律。经证明，体效。
11、应CMOS技术尤其是“可扩展的”，这意味着，在优化 和重复使用现有制造工艺和设备的同时，可以使体效应CMOS晶体管越来越小型化，以维持 可接受的生产成本。从历史观点上来看，当体效应CMOS晶体管的尺寸缩小时，其功耗也会 降低，这有助于该产业在符合摩尔定律的同时，低成本地提供增加的晶体管密度。因此，半 导体产业能够利用体效应CMOS晶体管的尺寸来调整(scale)其功耗，这降低了晶体管和系 统的运行成本。 0006 但是，近年来，在缩小体效应CMOS晶体管尺寸的同时降低其功耗已经变得越来越 困难。晶体管的功耗直接影响着芯片的功耗，进而影响着系统的运行成本，并且在一些情况 下，它还影响着系统的使用。
12、。例如，如果在每个晶体管的功耗保持不变或增加的同时使相同 芯片面积中的晶体管数目翻倍，则芯片的功耗将会增加一倍以上。这在很大程度上由对冷 却所获得的芯片的需要所致，其中冷却所获得的芯片也需要能量。结果，对终端用户而言， 将会耗费一倍以上的能量成本来运行芯片。这些增加的功耗也能够例如通过减少移动设备 的电池寿命来显著降低消费类电子产品的有效性。它也可能具有其它效果，如增加热量的 产生和对散热的需求，这也有可能减低系统的可靠性，并且不利于环境保护。 0007 在半导体工程师之间出现了这样一个普遍概念，即体效应CMOS功耗的持续降低 是行不通的，这在很大程度上是因为他们认为晶体管的工作电压V DD 。
13、不会再随晶体管尺寸 说 明 书CN 102884630 A 2/35页 5 的减小而降低。CMOS晶体管或者开启，或者关闭。CMOS晶体管的状态由施加到晶体管栅极 的电压相对于晶体管的阈值电压V T 的数值来决定。当晶体管开启时，它消耗动态功率，其 可通过下列等式来表示： 0008 0009 其中V DD 是施加到晶体管的工作电压，C是晶体管开启时的负载电容，并且f是晶 体管运行时的频率。当晶体管关闭时，它消耗静态功率，其可通过等式P static I OFF V DD 来表 示，其中I OFF 是晶体管关闭时的漏电流。从历史观点上来看，该产业已经主要通过降低工作 电压V DD 来降低晶体管的。
14、功耗，这便降低了动态功率和静态功率。 0010 降低工作电压V DD 的能力在很大程度上取决于精确设定阈值电压V T 的能力， 但是当晶体管维度缩小时，其会因各种因素，例如包括随机掺杂剂波动(Random Dopant Fluctuation，RDF)而变得日益困难。对使用体效应CMOS工艺所生成的晶体管而言，设 定阈值电压V T 的主要参数是通道中掺杂剂的数量。影响V T 的其它因素为光环植入(halo implantation)、源极和漏极延伸和其它因素。理论上，这能够被精确地进行，使得相同芯片 上的相同晶体管具有相同的V T ，但是实际上，阈值电压可能会发生显著的变化。这意味着， 这些晶。
15、体管将不会响应于相同的栅极电压而同时全部开启，并且一些晶体管可能永远不会 开启。对具有100nm或更小通道长度的晶体管而言，RDF是V T 发生变化的主要决定因素， 通常被称作西格玛V T 或V T ，并且由RDF所引起的V T 大小只随通道长度的减小而增大。 如图1所示，其中图1以英特尔公司所提供的信息，估计试验数据和Kiyoo Itoh，Hitachi Ltd.在2009年的IEEE国际固态电路会议上的主题演讲为基础，半导体工程师之间的传统 观点已将纳米级体效应CMOS中不断增大的V T 设定为1.0V，作为工作电压V DD 不断上升 的实际下限。V DD 被示为向下倾斜的函数，其产业目的。
16、是减小到目标(TARGET)区域。但是， V T 的曲线随设备特征尺寸的减小而增大，其中RDF实际上会使V min 增大。动态功率和静 态功率的功率函数为：因此，总功率增加。 0011 由于这些及其它原因，半导体产业中的工程师普遍认为，事实上，尽管存在许多公 知技术可降低短通道设备中的V T ，但是在未来的流程节点中必须放弃体效应CMOS。例如， 降低体效应CMOS中的V T 的一个传统方法包含激励(acting)，以提供非均匀性掺杂分布， 其中当该非均匀性掺杂分布垂直向下(远离栅极朝向基底)延伸时，其会使通道中的掺杂 剂浓度增加。尽管这种类型的逆行掺杂分布降低了对掺杂变化的敏感度，但是它却增。
17、加了 对短通道效应的敏感度，其中短通道效应不利于设备的运行。由于短通道效应，这些掺杂参 数对纳米级设备而言通常是不可扩展的，这使得这种方法通常不适用于纳米级、短通道晶 体管。由于该技术趋向于形成在45nm或者甚至22nm流程节点处的短通道设备，所以认为 逆行方法在这些设备中的好处受到了限制。 0012 着眼于克服这些技术障碍的半导体工程师也曾试图使用超陡逆行阱(Super Steep Retrograde Well，SSRW)来解决与缩小纳米级区域相关联的性能问题。与用于纳米 级设备的逆行掺杂一样，SSRW技术使用了专门的掺杂分布来在轻度掺杂通道下方形成重度 掺杂层。SSRW分布与逆行掺杂的不。
18、同之处在于其具有急剧增加的掺杂剂水平，以尽可能低 地降低通道掺杂水平。这样陡的掺杂剂分布能够导致短通道效应的降低，通道区域中迁移 率的增加和寄生电容的减少。但是，当这些设备用于高容量、纳米级集成电路时，便很难实 说 明 书CN 102884630 A 3/35页 6 现这些结构。特别对于诸如NMOS晶体管之类的p阱设备而言，这种难度在很大程度上由逆 行阱和SSRW掺杂剂种类向外扩散到通道中所致。同样，SSRW的使用不会消除随机掺杂剂 密度波动的问题，其会使V T 增加到不可接受的水平。 0013 除了解决现有体效应CMOS实施方案的缺点的这些及其它尝试外，该产业着重集 中于在通道中没有掺杂剂的。
19、CMOS晶体管结构。这些晶体管结构例如包括完全耗尽绝缘体 上硅(SOI)以及各种FINFET或欧米茄栅极设备。SOI设备通常具有界定在薄顶硅层上的晶 体管，其中该薄顶硅层通过被称作埋氧化物(Buried Oxide，BOX)层的玻璃或二氧化硅薄绝 缘层与硅基底分离。FINFET设备使用多个栅极来控制硅通道中的电场。这样可以通过减少 硅通道中的掺杂剂来降低V T 。这便使植入在通道中的掺杂剂原子的数目和位置的原子级 变化变得无关紧要。但是，这两种类型的设备都要求晶片及其相关处理比体效应CMOS中所 使用的晶片及其相关处理更复杂、更昂贵。 0014 鉴于与过渡到新技术相关联的成本和风险很高，所以半。
20、导体和电子系统的制造商 一直在寻求一种推广使用体效应CMOS的方法。迄今为止，这些努力经证明是不成功的。体 效应CMOS功耗的持续降低已经逐渐成了半导体产业中不可逾越的问题。 附图说明 0015 图1示出了用于调节设备的功率极限和V T 极限的趋向的示例。 0016 图2A示出了根据一个实施例的具有深度耗尽通道(DDC)的场效应晶体管的视图。 0017 图2B示出了根据一个实施例的具有深度耗尽区域的通道的视图。 0018 图2C示出了根据一个实施例的具有不同掺杂浓度的三个区域的通道的另一示 例。 0019 图2D示出了根据一个实施例的具有深度耗尽区域的通道的另一示例。 0020 图3示出了根据。
21、一个实施例的掺杂剂浓度相对于通道深度的图表。 0021 图4示出了根据一个实施例的掺杂剂浓度相对于设备深度发生变化的图表。 0022 图5示出了根据一个实施例的各种设备的不同阈值电压相对于电源电压的静态 统计的示例。 0023 图6示出了根据一个实施例的改进后的V T 的示例。 0024 图7A示出了根据传统工艺和结构所生产的体效应CMOS晶体管的示例。 0025 图7B示出了根据实施例的DDC晶体管，与图7A的传统体效应CMOS设备相比，其 具有明显很深的耗尽区域。 0026 图8A示出了与图7A中所示的传统体效应CMOS结构相对应的FET的示例。 0027 图8B示出了与图7B中所示的新型。
22、深阱相对应的FET的示例。 0028 图9示出了用于NMOS设备的通用迁移率曲线的示例。 0029 图10示出了DDC结构的阈值电压与体偏压之间的比较对均匀通道的阈值电压与 体偏压之间的比较的示例。 0030 图11示出了DDC结构的V T 与体偏压之间的比较对均匀通道的V T 与体偏压之 间的比较的示例。 0031 图12示出了新型DDC结构和分布与具有SSRW的传统体效应CMOS的分布之间的 比较示例。 说 明 书CN 102884630 A 4/35页 7 0032 图13示出了传统CMOS设备与根据本文所述实施例所构造的结构的比较示例。 0033 图14A-I示出了用于制造具有呈DDC。
23、掺杂分布的通道的设备的处理流程的示例。 0034 图15示出了具有高度掺杂屏蔽区域和向本体施加体偏压的机构的多模式设备的 示例。 0035 图16示出了n通道DDC设备与传统n通道设备之间的阈值电压V T 对体偏压V BS 的 比较示例。 0036 图17A示出了设备间的阈值电压变化如何使传统设备中的延迟时间发生广泛传 播的示例。 0037 图17B示出了用于根据实施例的DDC设备的改进后的延迟时间特性的示例。 0038 图18示出了为根据实施例的设备所设定的静态V T 数值的图表。 0039 图19示出了根据一个实施例的具有单独本体的多组晶体管的示例。 0040 图20示出了根据一个实施例的。
24、n通道4端子晶体管布局的示例。 0041 图21示出了根据一个实施例的具有浅P阱(SPW)的n通道4端子晶体管的示例。 0042 图22示出了根据一个实施例的具有本体存取晶体管的动态多模式晶体管的示 例。 0043 图23示出了根据一个实施例的具有部分沟槽隔离(PTI)的动态多模式晶体管的 另一示例。 0044 图24示出了根据一个实施例的具有PTI的4端子晶体管的示例。 0045 图25示出了根据一个实施例的具有局域互连的3端子晶体管的示例。 0046 图26示出了根据一个实施例的具有使本体连接到栅极的PGC的3端子晶体管的 另一示例。 0047 图27示出了根据一个实施例的在栅极延伸区下方。
25、延伸的有源区域中进行本体接 触的3端子晶体管的示例。 0048 图28示出了根据一个实施例的具有本体触头的3端子晶体管的另一示例。 0049 图29示出了根据一个实施例的可编程的4/3端子晶体管的示例。 0050 图30示出了根据一个实施例的能够利用4端子晶体管进行动态模式切换的电路 的示例。 0051 图31示出了根据一个实施例的使用了4端子晶体管的动态模式的切换电路的示 例。 0052 图32A示出了根据一个实施例的能够进行动态模式切换的电路的示例。 0053 图32B示出了用于图32A中的电路块的截面图的示例。 0054 图33A示出了根据一个实施例的能够进行动态模式切换的电路的示例。 。
26、0055 图33B示出了用于图33A中的电路块的截面图的示例。 0056 图34A示出了被构造为具有不同常用构件的电路的示例。 0057 图34B示出了根据一个实施例的使用了本体存取多晶硅的一组晶体管的示例。 0058 图34C示出了根据一个实施例的使用了本体存取晶体管的一组晶体管的示例。 0059 图34D示出了根据一个实施例的使用了具有单独接头(tap)的本体存取晶体管的 一组晶体管的示例。 0060 图34E示出了与图34D相对应的截面图的示例。 说 明 书CN 102884630 A 5/35页 8 0061 图35示出了根据一个实施例的使用了传统设备和新设备的组合体的多模式切换 电路。
27、的示例。 0062 图36示出了基于传统方法的另一多模式切换电路的示例。 0063 图37示出了根据一个实施例的基于部分耗尽(PD)SOI技术的多模式切换电路的 示例。 0064 图38示出了根据一个实施例的6T SRAM单元的示例。 0065 图39示出了用于图38的6T SRAM的布局示例的示例。 0066 图40A示出了图39的布局的截面图的示例。 0067 图40B示出了与图39相对应的6T SRAM单元的透视图的示例。 0068 图41A示出了与图39相对应的阱的俯视图的示例。 0069 图41B示出了根据一个实施例的堆叠在一起形成22阵列的6T SRAM单元的示 例。 0070 图。
28、42示出了与本文所述实施例结合使用的接头单元的布局示例。 0071 图43示出了与图42相对应的截面图的示例。 0072 图44示出了图42的接头单元的俯视图的示例。 0073 图45示出了根据一个实施例的形成22SRAM阵列的示例。 0074 图46示出了根据一个实施例的使用了用于SPW隔离的接头单元的44SRAM阵列 的示例. 0075 图47示出了根据一个实施例的用于每行V SS 的6T SRAM电路的示例。 0076 图48示出了与图47相对应的SRAM单元的布局的示例。 0077 图49A示出了与图48相对应的SRAM单元的SPW和SNW的布局的示例。 0078 图49B示出了根据一。
29、个实施例的每行具有V SS 的22SRAM阵列。 0079 图49C示出了根据一个实施例的每行具有V SS 的44SRAM阵列。 0080 图50示出了与图47相对应的SRAM单元的布局的另一示例。 0081 图51A示出了与图50相对应的SRAM单元的SPW和SNW的布局的示例。 0082 图51B示出了根据一个实施例的每行具有V SS 的22SRAM阵列的示例。 0083 图51C示出了根据一个实施例的每行具有V SS 的44SRAM阵列。 0084 图52至图54示出了本文所述DDC设备和实施例的系统应用。 具体实施方式 0085 提供了一系列新型结构和方法，以降低多种电子设备和系统中的。
30、功耗。这些结构 和方法中的一些可主要通过重复使用现有的体效应CMOS艺流程和制造技术来实施，以避 免半导体产业及更广泛的电子产业高成本且高风险地切换到替代技术。 0086 如上所述，一些结构和方法涉及深度耗尽通道(DDC)设计。该DDC能够使CMOS设 备具有比传统体效应CMOS更小的V T ，并且能够更精确地设定在通道区域中具有掺杂剂的 FET的阈值电压V T 。该DDC设计也可具有比传统体效应CMOS晶体管更强的体效应，这使得 能够显著地、动态地控制DDC晶体管中的功耗。现有许多构造DDC的方法，以实现不同的益 处，并且可单独使用本文所陈述的附加结构和方法或连同DDC一起来实现附加的益处。。
31、 0087 也提供了用于在芯片上集成晶体管的有利方法和结构，例如包括能够利用DDC来 说 明 书CN 102884630 A 6/35页 9 提供改善的芯片功耗的实施方案。另外，一些实施例中的晶体管和集成电路能够使能其它 各种益处，包括较低的散热、改善的可靠性、小型化和/或更有利的制造效益。现有各种方 法来静态地且动态地突出该新型晶体管结构的一些或全部优点。即使在不具备本文所述的 新型晶体管的情况下，集成电路级的许多发展也颇具优势。许多方法和结构可用于除体效 应CMOS晶体管以外的各种设备，例如包括在通道和/或本体中具有掺杂剂的各种晶体管。 0088 也提供了用于在诸如电子产品之类的系统中包含。
32、和使用本文所述的创新点的方 法和结构，以在一些实施方案中提供益处，包括改善的系统级功耗、改善的系统性能、改善 的系统成本、改善的系统可制造性和/或改善的系统可靠性。如将要展示的，该创新点可被 有利地用于大批电子系统中，其中在一些实施例中，该电子系统包括诸如个人计算机、移动 电话、电视、数字音乐播放器、机顶盒、笔记本电脑和掌上计算设备、电子书阅读器、数码相 机、GPS系统、平板显示器、便携式数据存储设备和平板电脑之类的消费设备和其它各种电 子设备。在这些实施方案的一些中，晶体管和集成电路能够极大地增强整个电子系统的操 作性，并因此增强其商业适应性。在一些实施例中，包含本文所述创新点的新型晶体管、。
33、集 成电路和系统也可以使能比替代方法更有利于环境保护的实施方案。 0089 在一个实施例中，提供了一种比传统短通道设备更能够精确控制阈值电压的新型 场效应晶体管(FET)结构。它也可以具备改善的迁移率和其它重要的晶体管特性。制造该 FET的结构和方法可使得FET晶体管具有比传统设备更低的工作电压。另外，或者此外，它 们能够在工作过程中动态地控制这样一个设备的阈值电压。在一些实施方案中，FET能够 为设计者提供设计集成电路的能力，其中该集成电路具有在电路工作期间能够进行动态调 节的FET设备。在一些实施例中，集成电路中的FET结构能够被设计为具有名义上相同的 结构，并且另外或此外，能够被控制、调。
34、制或编程以在不同的工作电压下响应于不同的偏置 电压而工作。这些结构能够使得电路以安全有效的方式静态地指定工作模式和/或动态地 改变工作模式。另外，在一些实施方案中，这些结构可被构造为在电路内进行后期加工，以 用于不同的应用场合。 0090 这些及其它益处提供了对数字电路的改进，其满足设计者、制造商和消费者的许 多需求。这些益处可提供由使能集成电路的连续及进一步改进的新型结构组成的系统，以 及具备改善的性能的设备和系统。在一些实施方案中，体效应CMOS可持续额外的周期以与 摩尔定律保持同步，并且基于体效应CMOS的电路和系统中的其它创新点可以先进的性能 比率继续改进。本文的实施例和示例将参考晶体。
35、管、集成电路、电子系统及其有关方法来描 述，并且将向电子产品的终端用户强调新型结构和方法在各级制造工艺和商业链中所提供 的特征和益处。将包含在这些示例中的概念应用到制造集成电路和电子系统的结构和方法 将会是非常广泛的。因此，应理解，本发明的实质和范围并不限于这些实施例和示例，而仅 由本文和有关共同转让的申请中所附的权利要求书来限制。 0091 栅极长度小于90纳米的纳米级场效应晶体管(FET)结构设有比传统纳米级FET 设备更精确受控的阈值电压。额外的益处包括因RDF而改善的载流子迁移率和降低的阈值 电压方差。一个实施例包括纳米级FET结构，该纳米级结构具有延伸到栅极下方深度处的 耗尽区段或区。
36、域，其中该深度被设定为大于栅极长度的一半。该FET结构具有至少两个具 有不同掺杂浓度的区域，以帮助界定该栅极下方的耗尽区段或区域中的DDC。在一个示例 中，靠近栅极的第一区域具有比第二区域更低的掺杂浓度，其中第二区域与第一区域分开， 说 明 书CN 102884630 A 7/35页 10 且位于栅极下方一段距离处。这便提供了与第二掺杂屏蔽区域配对的第一低掺杂通道区域 (通常为未充分掺杂的外延生长通道层)，其中第二掺杂屏蔽区域能够在将阈值电压或更 大的电压施加到栅极时通过终止从该栅极发出的电场来界定DDC。此外，深度耗尽区域可被 称作DDC或深度耗尽区段，并且其空间范围和特性将随晶体管结构和电。
37、气工作条件发生变 化。这些结构和区域的精确几何形状和位置存在多种变化，下面将对其中一些进行详细的 描述。 0092 制造DDC结构的这些结构和方法允许FET晶体管具有比传统纳米级设备更低的工 作电压和更低的阈值电压。此外，它们能够在工作过程中动态地控制这样一个设备的阈值 电压。最终，制造DDC结构的这些结构和方法提供了设计集成电路的能力，其中该设计集成 电路具有在电路工作期间能够进行动态调节的FET设备。因此，集成电路中的晶体管能够 被设计为具有名义上相同的结构，并且能够被控制、调制或编程以在不同的工作电压下响 应于不同的偏置电压而工作，或者在不同的操作模式下响应于不同的偏置电压和工作电压 而。
38、工作。另外，这些结构可被构造为在电路内部进行后期加工，以用于不同的应用场合。 0093 本文的某些实施例和示例将参考晶体管来描述，并且将强调新型结构和方法提供 了晶体管的特征及益处。但是，将包含在这些示例中的概念应用到制造集成电路的结构和 方法将是非常广泛的，并不限于晶体管和体效应CMOS。因此，应理解，在本领域中，本发明的 实质和范围并不限于这些实施例和示例以及由本文和有关共同转让的申请中所附的权利 要求书，而可以有利地应用在其它数字电路情形中。 0094 在下面的描述中，许多具体细节仅以可实施本发明的一些优选方法给出。显而易 见，可在不具备这些具体细节的情况下来实施本发明。在其它情况下，公。
39、知的电路、构件、算 法和处理并未被详细示出，或者以概要或框图的形式被阐明，以不使本发明的非必要细节 变得模糊。另外，在大多数情况下，与材料、工具作业、处理定时、电路布局和模具设计有关 的细节被忽略了，这是因为这样的细节对透彻理解本发明是非必要的，它们被认为是在相 关领域技术人员的理解范围之内。某些术语贯穿于下面的描述和权利要求书，以对特定的 系统构件进行命名。类似地，应理解，可以不同的名称来对构件进行命名，并且本文的描述 并不意在对名称不同的构件进行区分，而意在对功能不同的构件进行区分。在下面的讨论 及权利要求书中，术语“包括”和“包含”以开放形式使用，因此应理解为例如“包括，但不限 于”。 。
40、0095 本文将描述上述方法和结构的各种实施例及示例。应注意，详细的描述仅是示例 性的，并不意在进行各种形式的限制。本领域技术人员应容易理解，其它实施例也具有本发 明的益处。将具体参考附图中所阐明的实施例。相同的符号将贯穿于附图和下面的详细描 述，以标示相同或相似的部件。 0096 为了清楚起见，并不是本文所描述的实施方案和实施例的全部传统特征均被示出 和描述。当然，应理解，在研制本发明的任何实际实施方案和实施例的过程中，为了实现研 发者的特定目标，通常将给出许多特定的实施方案决策。此外，应理解，这样的研制计划可 能是很复杂的，并且是需要耗时的，但对本领域技术人员而言，它是具有本发明益处的工程。
41、 领域的日常作业。 0097 同样，被植入或以其他方式出现在基底或半导体的晶体层中以修正半导体物理和 电学特性的原子浓度将依据物理性或功能性区域或层来描述。本领域技术人员应将其理 说 明 书CN 102884630 A 10 8/35页 11 解为具有特定浓度均值的材料的三维集合。或者，可将它们理解为具有不同浓度或浓度在 空间上发生改变的子区域或子层。基于这些性能的区域的描述并不意在限制其形状、精 确位置或取向。它们也不意在将这些区域或层限制为任何特定类型或数目的处理步骤、 任何特定类型或数目的层(例如，复合层或单层)、半导体沉积、蚀刻技术或所利用的生长 技术。这些处理可包括外延形成的区域或原。
42、子层沉积、掺杂剂植入方法或特定的纵向或 横向掺杂剂分布，包括线性、单调递增性、衰退性或者其它适合的、在空间上发生变化的掺 杂剂浓度。本文所包括的实施例和示例可示出所使用的具体处理技术或材料，如图14-I 所描述并阐明的外延及其它处理。这些示例仅意在示意性示例，并且不应将其理解为限 制。掺杂剂分布可具有一个或多个具有不同掺杂剂浓度的区域或层，并且不管如何处理， 可以或者不可以使用不同的定性或定量掺杂剂浓度判定方法，经由包括红外光谱法、卢瑟 福被散射法(Rutherford Back Scattering，RBS)、二次离子质谱法(Secondary Ion Mass Spectroscopy，S。
43、IMS)或其它掺杂剂分析工具的光学技术来检测浓度的变化，以及如何来定 义区域或层。 0098 图2A示出了根据一个实施例所构造的场效应晶体管(FET)100。该FET100包括栅 极电极102、源极104、漏极106和布置在通道110上方的栅极叠层108。通道110可以被深 度耗尽，这意味着，从栅极叠层一般测量到屏蔽区域的通道深度明显深于传统的通道深度， 如下面所详细描述的。在工作期间，可向源极104施加偏置电压122V BS ，并将P+端子126连 接到位于连接件124处的P阱114以闭合该电路。栅极叠层108包括栅极电极102、栅极触 点118和栅极电介质128。包括栅极隔离体130，以使。
44、栅极与源极和漏极分离。源极/漏极 延伸区域(SDE)132在电介质128下方延伸源极和漏极。 0099 FET100被示为N通道晶体管，其中该N通道晶体管具有由N型掺杂剂材料制成、形 成在基底上方的源极和漏极，其中该基底为P型掺杂硅的基底以提供形成在基底116上的 P阱114。但是，应理解，可用基底或掺杂剂材料的适当替换物来替代由其它合适基底，如基 于砷化镓的材料所形成的非硅基P型半导体晶体管。 0100 源极104和漏极106可通过传统的掺杂剂植入处理或材料来形成，并且可包括根 据深度掺杂漏极(HDD)技术的修改例，例如应力诱导源极/漏极结构、凸起和/或凹入的源 极/漏极、不对称掺杂、反相掺。
45、杂或晶体结构修改型源极/漏极或者源极/漏极延伸区域的 植入掺杂。延伸区域132通常形成在基底内，并且促进吸收与该漏极相关联的一部分电位。 也可使用对源极/漏极操作特性进行了修正的其它各种技术，包括源极漏极通道延伸(尖 端)、便于通过在源极/漏极(S/D)区域附近产生局部掺杂剂分布来调节设备通道长度的光 环植入，其中该分布可在通道下方延伸。在某些实施例中，可以将非均匀掺杂剂材料用作互 补掺杂剂，以修正电学特性。 0101 栅极电极102可由传统材料形成，这些传统材料包括但不限于某些金属、金属合 金、金属氮化物、金属硅化物以及其层压体和组合体。栅极电极102也可由多晶硅形成，这 些多晶硅包括例如高。
46、速掺杂的多晶硅和多晶硅-锗合金。金属或金属合金可包括那些含有 铝、钛、钽或其氮化物的材料，包括含有诸如氮化钛之类的钛。栅极电极102的成形方法可 包括硅化物法、化学气相沉积法和物理气相沉积法，例如但不限于蒸汽法和喷溅法。总体而 言，栅极电极102具有约1至约50nm的总体厚度。 0102 栅极电介质128可包括传统的介电材料，诸如氧化物、氮化物和氮氧化物。此外， 说 明 书CN 102884630 A 11 9/35页 12 栅极电介质128可包括介电常数总体上较高的介电材料，包括但不限于二氧化铪、硫酸铪、 氧化锌、氧化镧、氧化钛、钛酸锶钡和锆钛酸铅、基于金属的介电材料以及具有介电性能的 其它。
47、材料。优选的含铪氧化物包括HfO 2 、HfZrO x 、HfSiO x 和HfAlO x 等。根据其构成和可行 的沉积处理设备，栅极电介质128可通过诸如加热或等离子体氧化氮化法、化学气相沉积 法(包括原子层沉积法)和物理气相沉积法之类的方法来形成。在一些实施例中，可使用 多个层或复合层、层压体和介电材料的成分混合物。例如，栅极电介质可由厚度在约0.3与 1nm之间的、基于SiO 2 的绝缘体和厚度在0.5与4nm之间的、基于氧化铪的绝缘体形成。总 体而言，栅极电介质具有约0.5至约5nm的总体厚度。 0103 在栅极电介质128下方，通道区域110形成在屏蔽层112上方。通道区域110在 。
48、源极104与漏极106之间接触并延伸。优选，通道区域包括未充分掺杂的硅或者先进材料， 如来自SiGe族的那些材料或者被掺杂到非常低水平的硅。通道厚度总体上在5至50nm的 范围内。 0104 下面紧接着的讨论将着眼于体效应CMOS设备。在许多纳米级体效应CMOS FET设 备中，载流子迁移率受到了设定阈值电压V T 所需要的通道掺杂剂的高浓度所带来的负面影 响。尽管较高的掺杂剂浓度水平可以显著地避免功耗泄漏，但是当掺杂剂以较高的浓度存 在时，它们可充当散射中心，这会大大降低诸如电子之类的可动载流子的通道迁移率。在这 样的情况下，通道区域中的电子被散射，并且不会有效地移动通过源极与漏极之间的通道。
49、。 实际上，这限制了通道能够负载的电流(I dsat )的最大值。另外，栅极电介质/通道界面处非 常薄的栅极，以及所引起的高电场可能导致严重的量子力学效应，该量子力学效应会使反 转层电荷密度降低给定的栅极电压，与此相关联的便是迁移率的降低和阈值电压V T 幅值的 增加，设备性能的再次恶化。由于这些特性，所以认为通过传统的方法将体效应CMOS设备 调节至所期望的小型尺寸非常困难。 0105 作为额外的益处，未充分掺杂的通道区域的使用可以提高某些常用来改善晶体管 性能的传统技术的效率。例如，布置在通道区域110的相对侧上的源极104和漏极106能 够被构造为修正施加在通道区域中的应力。此外，通道区域可通过晶格匹配和应变硅锗 (SiGe)结晶薄膜晶格来修正，其中该结晶薄膜晶格被布置以引起该通道面内方向上的压。