《具备静电防护功能的芯片.pdf》由会员分享，可在线阅读，更多相关《具备静电防护功能的芯片.pdf（10页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 102790050 A (43)申请公布日 2012.11.21 C N 1 0 2 7 9 0 0 5 0 A *CN102790050A* (21)申请号 201110411365.X (22)申请日 2011.12.12 H01L 27/02(2006.01) (71)申请人钜泉光电科技（上海）股份有限公司 地址 201203 上海市浦东新区张江高科技园 区牛顿路200号8号楼601室 (72)发明人曹廷 代建宾 赵冬芹 苗跃 李秋敏 (74)专利代理机构上海一平知识产权代理有限 公司 31266 代理人成春荣 竺云 (54) 发明名称 具备静电防护功能的芯片 。
2、(57) 摘要 本发明涉及集成电路，公开了一种具备静电 防护功能的芯片。本发明中，在静电防护模块的 周边环境中，将左右两侧的P+GUARD RING去掉， 保留上下的P+GUARD RING。由于去掉左右两侧 的P+GUARD RING后，从静电防护模块中的任意一 个finger上看到的P+GUARD RING是完全一样 的，因此静电防护模块中各个MOS管的finger到 P+GUARD RING的电阻是趋近一致的，从而使得静 电防护模块中的各个finger的导通能力也是趋 近一致的，使得MOS管可以均匀导通，进而在不增 加面积的情况下保证芯片的静电防护性能。 (51)Int.Cl. 权利要求。
3、书1页 说明书3页 附图5页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 3 页 附图 5 页 1/1页 2 1.一种具备静电防护功能的芯片，其特征在于，所述芯片包含： N个MOS管构成的静电防护模块，N为自然数，所述静电防护模块用于为所述芯片提供 静电防护功能； 其中，在所述静电防护模块的周边，仅在所述静电防护模块的上下两侧存在衬底连接， 在所述静电防护模块的左右两侧不存在衬底连接。 2.根据权利要求1所述的具备静电防护功能的芯片，其特征在于，所述芯片包含至少2 个并列排放的所述静电防护模块； 所述静电防护模块上下两侧的衬底连接，与相邻静电防护模块。
4、上下两侧的衬底连接相 通。 3.根据权利要求1所述的具备静电防护功能的芯片，其特征在于，所述静电防护模块 中的各MOS管，为NMOS管。 4.根据权利要求1所述的具备静电防护功能的芯片，其特征在于，所述静电防护模块 中的各MOS管，为PMOS管。 5.根据权利要求1至4中任一项所述的具备静电防护功能的芯片，其特征在于，所述静 电防护模块中，相邻MOS管的间距至少为10纳米。 权 利 要 求 书CN 102790050 A 1/3页 3 具备静电防护功能的芯片 技术领域 0001 本发明涉及集成电路，特别涉及芯片的静电防护性能改善技术。 背景技术 0002 为了防止芯片受到来自管脚的静电冲击而损。
5、坏芯片的内部电路，在芯片设计时， 通常会在芯片内部设计由多个金属-氧化物-半导体(MOS)管构成的静电防护模块，以 提高芯片的静电防护性能。为了尽可能地减小静电防护模块的面积，一种常用的与压焊点 (PAD)连接的静电防护模块的电路如图1所示，其对应的版图结构如图2所示。 0003 图1所示的常用PAD连接的静电防护模块的剖面图如图3所示，多个静电防护 模块并列排放在一起时如图4所示。图4中的标记1为漏端的通孔(DRAIN CONTACT)； 标记2为源端的通孔(SOURCE CONTACT)；标记3为栅极(POLY GATE)；标记5为源漏端 (N+DIFFUSION)；标记7为P型衬底连接(。
6、P+GUARD RING)；标记8为N型衬底连接(N+GUARD RING)。 0004 本发明的发明人发现，这种小面积静电防护模块中间的MOS管的源漏端到 P+GUARD RING的距离明显要大，从而，两者之间的电阻Rsub较大。也就是说，有些MOS管 的finger(MOS管的指叉)(比如图3所示的finger2)对应的源漏端(N+DIFFUSION)到 P+GUARD RING的距离较近，而有些MOS管的finger(比如图3所示的finger1)对应的源漏 端(N+DIFFUSION)到P+GUARD RING的距离较远，这样，各个MOS管的源漏端到P+GUARD RING 的电阻不一。
7、样，从而致使静电防护模块中各finger的导通能力不一样。因此，如图1、图2 所示的小面积静电防护模块，在进行静电防护测试的时候往往都是中间的一、两个finger 先开启，开启之后MOS管其它的finger将不再开启。如图5所示，随着电压的升高，静电防 护模块中MOS管的热量分布将出现以下现象：随着电压的升高到一定值D时，静电防护模块 中的MOS管开始发生击穿，如图5中的F所示，静电冲击芯片管脚开始的一瞬间中间的管子 产生了大的热量，从而推断此刻，只有中间的几个管子发生了击穿。 0005 有一种静电防护模块在如图1所示的电路图上进行了改动，如图6所示，通过在 MOS管的源(S)端和漏(D)端串。
8、联电阻，并且把各个MOS管的门(GATE)接到相邻的MOS管 的源(S)端。从而实现了，当芯片的管脚受到静电冲击时，其中某个MOS管导通了，那么连 接这个MOS管的源(S)端的另一个MOS管也会跟着导通，从而产生多米诺骨牌效应，静电防 护模块中的所有MOS管都导通，进而使得MOS管的各个栅极并联的finger能够均匀导通， 达到泄放静电的作用，实现静电防护功能。 0006 另一种改进的静电防护模块的结构如图7所示，其各个MOS管finger下寄生的 NPN晶体管到衬底连接的距离相等，从而NPN晶体管到地的寄生电阻基本一致，使得该静 电防护模块中的各个finger的导通能力基本一致，进而当静电冲。
9、击芯片管脚时，达到各个 finger能够均匀导通。 0007 然而，在如图6所示的静电防护模块中，MOS管的源漏端都连接电阻，在版图上增 加了面积，从而增加了成本；而且各个MOS管的GATE都是分开的，都各自连接其相邻的源 说 明 书CN 102790050 A 2/3页 4 端，在版图上实现较为复杂。在如图7所示的静电防护模块中，在MOS管的源端加了P型 衬底连接，增加了其MOS管的面积，从而增加了芯片成本；再有，寄生的NPN晶体管到地的 距离过短，使得NPN晶体管到地的寄生电阻也小，所以，当静电冲击芯片管脚时MOS管不 容易导通，不能及时泄放静电，导致烧毁内部电路，因而其静电防护模块设计存。
10、在缺陷，静 电防护性能不好。图7中的标记1为漏端的通孔(DRAIN CONTACT)；标记2为源端的通孔 (SOURCE CONTACT)；标记3为栅极(POLY GATE)；标记4为静电防护损害部位(ESD DAMAGE LOCATION)；标记5为源漏端(N+DIFFUSION)；标记6为MOS管的衬底连接(ADDITIONAL P+PICK UP)；标记7为衬底连接(P+GUARD RING)。由此可见，上述两种改进方案在实际应 用中性能并不理想。 0008 本发明的发明人发现，静电防护模块周边的一圈衬底连接会对finger的导通能 力造成影响，如果静电防护模块中的各个finger不能真。
11、正实现均匀导通，则将对芯片的静 电防护性能造成影响，因此，虽然如图1、图2所示的静电防护模块在面积上有所减小，但无 法保证芯片的静电防护性能，而在现有技术中尚未提出较好的解决方案。 发明内容 0009 本发明的目的在于提供一种具备静电防护功能的芯片，使得MOS管可以均匀导 通，在不增加面积的情况下保证芯片的静电防护性能。 0010 为解决上述技术问题，本发明的实施方式提供了一种具备静电防护功能的芯片， 芯片包含： 0011 N个金属-氧化物-半导体(MOS)管构成的静电防护模块，N为自然数，静电防护 模块用于为芯片提供静电防护功能； 0012 其中，在静电防护模块的周边环境中，仅在静电防护模块。
12、的上下两侧存在衬底连 接，在静电防护模块的左右两侧不存在衬底连接。 0013 本发明实施方式与现有技术相比，主要区别及其效果在于： 0014 在静电防护模块的周边环境中，将左右两侧的衬底连接(P+GUARD RING)去掉，保 留上下的P+GUARD RING。去掉左右两侧的P+GUARD RING后，从静电防护模块中的任意一个 finger上看到的P+GUARD RING是完全一样的，因此静电防护模块中各个MOS管的finger 到P+GUARD RING的电阻是趋近一致的，从而使得静电防护模块中的各个finger的导通能 力也是趋近一致的，达到均匀导通的目的，提高了芯片的静电防护性能，增强。
13、了芯片抗静电 冲击的能力，改善了芯片的质量，同时节省了芯片的面积，降低了芯片的成本。 附图说明 0015 图1是PAD连接的一种静电防护模块的电路图； 0016 图2是根据图1中的电路对应的版图结构示意图； 0017 图3是根据图1所示电路图的剖面示意图； 0018 图4是根据现有技术中的多个PAD连接的静电防护模块并列排放的示意图； 0019 图5是根据现有技术中的静电防护测试时finger的导通示意图； 0020 图6是现有的在图1基础上改进的一种静电防护模块的电路图； 0021 图7是现有的另一种改进的静电防护模块的版图结构示意图； 说 明 书CN 102790050 A 3/3页 5 。
14、0022 图8是根据本发明第一实施方式的具备静电防护功能的芯片的结构示意图； 0023 图9是根据本发明第一实施方式中多个静电防护模块并列排放的示意图。 具体实施方式 0024 在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本 领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化 和修改，也可以实现本申请各权利要求所要求保护的技术方案。 0025 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施 方式作进一步地详细描述。 0026 本发明第一实施方式涉及一种具备静电防护功能的芯片。如图8所示，该具备静 电防护功能的芯片包含。
15、：N个MOS管构成的静电防护模块，N为自然数，静电防护模块用于为 芯片提供静电防护功能。 0027 在静电防护模块的周边环境中，仅在静电防护模块的上下两侧存在衬底连接 (P+GUARD RING)，在静电防护模块的左右两侧不存在P+GUARD RING。相邻MOS管的间距至 少为10纳米，以保证相邻MOS管之间留有足够的距离。 0028 本实施方式中的静电防护模块内的各MOS管，为NMOS管。 0029 由于在本实施方式中的静电防护模块的周边环境中，将左右两侧的P+GUARD RING 去掉，保留上下的P+GUARD RING。由于去掉左右两侧的P+GUARD RING后，从静电防护模块 中的。
16、任意一个finger上看到的P+GUARD RING是完全一样的，因此静电防护模块中各个MOS 管的finger到P+GUARD RING的电阻应该是趋近一致的，从而使得静电防护模块中的各个 finger的导通能力应该也是趋近一致的，达到均匀导通的目的，进而可以在不增加工艺成 本和版图面积的同时改善静电防护的效果。当芯片中包含多个并列排放的静电防护模块 时，如图9所示，静电防护模块上下两侧的衬底连接，与相邻静电防护模块上下两侧的衬底 连接相通。 0030 本发明第二实施方式涉及一种具备静电防护功能的芯片。第二实施方式与第一实 施方式基本相同，区别主要在于： 0031 在第一实施方式中，静电防护。
17、模块中的各MOS管，为NMOS管。 0032 然而在第二实施方式中，静电防护模块中的各MOS管，为PMOS管。 0033 由于静电防护模块中的各MOS管，可以是NMOS管，也可以是PMOS管，使得本发明 具备广泛的应用场景。 0034 虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但 本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发 明的精神和范围。 说 明 书CN 102790050 A 1/5页 6 图1 图2 说 明 书 附 图CN 102790050 A 2/5页 7 图3 图4 说 明 书 附 图CN 102790050 A 3/5页 8 图5 图6 说 明 书 附 图CN 102790050 A 4/5页 9 图7 图8 说 明 书 附 图CN 102790050 A 5/5页 10 图9 说 明 书 附 图CN 102790050 A 10 。