CMOS晶体管的制作方法.pdf

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1、(10)申请公布号 CN 102790013 A (43)申请公布日 2012.11.21 C N 1 0 2 7 9 0 0 1 3 A *CN102790013A* (21)申请号 201110126339.2 (22)申请日 2011.05.16 H01L 21/8238(2006.01) H01L 21/324(2006.01) (71)申请人中芯国际集成电路制造（上海）有限 公司 地址 201203 上海市浦东新区张江路18号 (72)发明人甘正浩 冯军宏 (74)专利代理机构北京集佳知识产权代理有限 公司 11227 代理人骆苏华 (54) 发明名称 CMOS晶体管的制作方法 (5。

2、7) 摘要 一种CMOS晶体管的制作方法，包括下列步 骤：提供半导体结构，所述半导体结构包括半导 体衬底以及形成于其上的NMOS晶体管与PMOS晶 体管；在所述NMOS晶体管表面形成应力层；刻蚀 所述应力层，露出PMOS晶体管；进行第一次尖峰 退火工艺后，进行激光退火工艺；进行第二次尖 峰退火以修复激光退火产生的损伤；去除NMOS晶 体管表面的应力层。本发明避免了半导体衬底产 生的损伤，进而提高半导体器件的性能及良率。 (51)Int.Cl. 权利要求书1页 说明书5页 附图6页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 6 页 1/。

3、1页 2 1.一种CMOS晶体管的制作方法，其特征在于，包括下列步骤： 提供半导体结构，所述半导体结构包括半导体衬底以及形成于其上的NMOS晶体管与 PMOS晶体管； 在所述NMOS晶体管表面形成应力层； 刻蚀所述应力层，露出PMOS晶体管； 进行第一次尖峰退火工艺后，进行激光退火工艺； 进行第二次尖峰退火以修复激光退火产生的损伤； 去除NMOS晶体管表面的应力层。 2.如权利要求1所述的制作方法，其特征在于，所述第二次尖峰退火的温度为900 1100，退火时间为1分钟5分钟。 3.如权利要求2所述的制作方法，其特征在于，所述第二次尖峰退火采用的气氛是N 2 。 4.如权利要求1所述的制作方法。

4、，其特征在于，所述第一次尖峰退火的温度为900 1100，退火时间为1分钟5分钟。 5.如权利要求4所述的制作方法，其特征在于，所述第一次尖峰退火采用的气氛是N 2 。 6.如权利要求1所述的制作方法，其特征在于，所述激光退火采用的激光波长为 2000nm20000nm。 7.如权利要求6所述的制作方法，其特征在于，所述激光退火的温度为1100 1300，退火时间为小于等于1秒。 8.如权利要求1所述的制作方法，其特征在于，形成应力层的步骤包括： 在所述NMOS晶体管以及PMOS晶体管的表面形成应力层； 在所述应力层的表面形成光刻胶层； 图形化所述光刻胶层，暴露出PMOS晶体管区域； 以光刻胶。

5、层为掩膜，刻蚀去除PMOS晶体管表面的应力层； 去除光刻胶层。 9.如权利要求1或8所述的制作方法，其特征在于，所述应力层材料为氮化硅。 权 利 要 求 书CN 102790013 A 1/5页 3 CMOS 晶体管的制作方法 技术领域 0001 本发明涉及半导体器件制造领域，尤其涉及CMOS晶体管的制作方法。 背景技术 0002 随着半导体制造技术的飞速发展，半导体器件的特征尺寸(CD)已经进入亚微米 阶段。为了得到更快的运算速度、更大的数据存储量以及更多的功能，半导体集成电路不断 向更高的元件密度、高集成度方向发展。 0003 其中，互补式金属氧化物半导体(CMOS)晶体管作为现代逻辑电路。

6、中的基本单元， 包含PMOS与NMOS。当CMOS晶体管的制作工艺进展至微米级之后，由于源极/漏极区之间的 通道随之变短，会产生短通道效应(Short ChannelEffect)与热载流子效应(Hot Carrier Effect)并进而导致元件无法运作。为了减少由于尺寸缩小造成的问题，可以通过应变存储 技术(SMT，StressMemorization Technique)来改善沟道区的应力，从而提高载流子的迁移 率，提高器件的性能。 0004 具体的应变存储技术的原理是通过改变MOS管的栅极下沟道处的硅原子的间距， 减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量。

7、和能耗 都会降低，而运行速度则会得到提升。比如，对于n型MOSFET来说，增大栅极下沟道处的硅 原子的间距，对于p型MOSFET来说，减小栅极下沟道处的硅原子的间距。 0005 现有采用SMT的CMOS器件的形成过程参见图1至图6。如图1所示，首先提供半 导体基底10，在半导体基底10上形成通过浅沟槽11绝缘隔离的NMOS晶体管N1以及PMOS 晶体管N2，所述NMOS晶体管N1以及PMOS晶体管N2包括栅极，源/漏极，以及位于栅极两 侧的侧墙。 0006 如图2所示，在所述NMOS晶体管N1以及PMOS晶体管N2的表面形成应力层101， 所述应力层101的材质可以为SiN，可以通过等离子增强。

8、化学气相沉积(PECVD)形成。假设 所述第一应力层101的应力类型为拉伸应力时，上述拉伸应力作用于NMOS晶体管N1的沟 道区域，将对NMOS晶体管N1产生有益影响。 0007 如图3所示，采用光刻工艺进行选择性刻蚀，去除位于PMOS晶体管N2表面的应力 层101，而保留位于NMOS晶体管N1表面的部分。 0008 如图4所示，对上述形成的半导体结构进行尖峰退火(Spike anneal)，对源/漏极 的离子进行激活。 0009 如图5所示，对上述形成的半导体结构进行激光退火(Laser anneal)。在所述激 光退火过程中，由于应力层101仅位于NMOS晶体管N1的表面，因此所述应力层1。

9、01的拉伸 应力将被存储至NMOS晶体管N1的沟道区域中，从而提高了NMOS晶体管N1沟道区域的载流 子迁移率。上述通过退火工艺将应力层101中的拉伸应力存储至晶体管沟道区域的方法， 即称之为应变存储技术(SMT)。 0010 如图6所示，采用湿法刻蚀或干法刻蚀去除NMOS晶体管N1表面的应力层101。 0011 现有的CMOS器件的制造工艺存在如下问题：NMOS晶体管容易通过激光退火等应 说 明 书CN 102790013 A 2/5页 4 变存储技术而将其表面应力层的拉伸应力作用于底部沟道区域中；在此过程中，激光退火 使应力层产生变形，并对半导体衬底造成挤压，产生更大的损伤。 0012 为。

10、了解决上述问题，美国专利US7858482公开的技术方案中描述：在NMOS晶体管 表面形成应力层后，先进行激光退火；然后再进行尖峰退火，以修复激光退火而对半导体衬 底产生的破坏。但是由于在激光退火之前，离子注入半导体衬底形成源/漏极时，离子对半 导体衬底会产生破坏和缺陷；激光退火温度非常高，并不能修复这些缺陷，并且在经过激光 退火后，硅晶格中的缺陷会俘获注入原子，从而引发源/漏极间寄生电阻增大，从而降低半 导体器件的性能。 发明内容 0013 本发明解决的问题是一种CMOS晶体管的制作方法，防止半导体衬底内产生损伤， 或源/漏极间寄生电阻增大。 0014 为解决上述问题，本发明提供一种CMOS。

11、晶体管的制作方法，包括下列步骤：提供 半导体结构，所述半导体结构包括半导体衬底以及形成于其上的NMOS晶体管与PMOS晶体 管；在所述NMOS晶体管表面形成应力层；刻蚀所述应力层，露出PMOS晶体管；进行第一次 尖峰退火工艺后，进行激光退火工艺；进行第二次尖峰退火以修复激光退火产生的损伤； 去除NMOS晶体管表面的应力层。 0015 可选的，所述第二次尖峰退火的温度为9001100，退火时间为1分钟5分 钟。 0016 可选的，所述第二次尖峰退火采用的气氛是N 2 。 0017 可选的，所述第一次尖峰退火的温度为9001100，退火时间为1分钟5分 钟。 0018 可选的，所述第一次尖峰退火采。

12、用的气氛是N 2 。 0019 可选的，所述激光退火的温度为11001300，退火时间为小于等于1秒。 0020 可选的，所述激光退火采用的激光波长为2000nm20000nm。 0021 可选的，形成应力层的步骤包括：在所述NMOS晶体管以及PMOS晶体管的表面形成 应力层；在所述应力层的表面形成光刻胶层；图形化所述光刻胶层，暴露出PMOS晶体管区 域；以光刻胶层为掩膜，刻蚀去除PMOS晶体管表面的应力层；去除光刻胶层。 0022 可选的，所述应力层材料为氮化硅。 0023 与现有技术相比，本发明技术方案具有以下优点：在制作CMOS晶体管过程中，进 行第一次尖峰退火工艺，激活注入至半导体衬底。

13、的离子，使离子分布均匀；然后进行激光退 火工艺，将NMOS晶体管表面应力层的拉伸应力作用于底部沟道区域；再进行第二次尖峰退 火以修复激光退火过程中，激光退火使应力层产生变形，使半导体衬底产生的损伤，进而提 高半导体器件的性能及良率。 附图说明 0024 图1至图6是现有CMOS晶件管制造工艺示意图； 0025 图7是本发明制作CMOS晶体管的具体实施方式流程示意图； 0026 图8至图15是本发明制作CMOS晶体管的实施例示意图； 说 明 书CN 102790013 A 3/5页 5 0027 图16是现有技术与本发明的方法形成的CMOS晶体管的界面陷阱比较图； 0028 图17是现有技术与本。

14、发明的方法形成的CMOS晶体管的寄生电阻比较图。 具体实施方式 0029 现有技术在制造CMOS器件过程中，通常采用尖峰退火激活源/漏极的离子；通过 激光退火将NMOS晶体管表面应力层的拉伸应力作用于底部沟道区域中，以提高载流子迁 移率、减小阈值电压等。然而，先采用尖峰退火，后采用激光退火，则会产生激光退火使应力 层产生变形，并对半导体衬底造成挤压，产生无法修复的更大损伤；先采用激光退火，后采 用尖峰退火，则造成源/漏极时在半导体衬底内产生的破坏和缺陷被激活，引发源/漏极间 寄生电阻增大。 0030 针对上述问题，本发明的发明人在制作CMOS晶体管过程中，先进行第一次尖峰退 火工艺，激活注入至。

15、半导体衬底的离子，使离子分布均匀；然后进行激光退火工艺，将NMOS 晶体管表面应力层的拉伸应力作用于底部沟道区域；再进行第二次尖峰退火以修复激光退 火过程中，激光退火使应力层产生变形，使半导体衬底产生的损伤，以提高半导体器件的性 能及良率。 0031 参考图7，示出了本发明制作CMOS晶体管具体实施方式的流程，基本步骤包括： 0032 执行步骤S1，提供半导体结构，所述半导体结构包括半导体衬底以及形成于其上 的NMOS晶体管与PMOS晶体管； 0033 执行步骤S2，在所述NMOS晶体管表面形成应力层； 0034 执行步骤S3，刻蚀所述应力层，露出PMOS晶体管； 0035 执行步骤S4，进行。

16、第一次尖峰退火工艺后，进行激光退火工艺； 0036 执行步骤S5，进行第二次尖峰退火以修复激光退火产生的损伤； 0037 执行步骤S6，去除NMOS晶体管表面的应力层。 0038 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的具体实施方式做详细的说明。 0039 图8至图15是本发明制作CMOS晶体管的实施例示意图。 0040 如图8所示，提供半导体衬底100，所述半导体衬底100内包括多个隔离结构110， 所述隔离结构110将NMOS晶体管区和PMOS晶体管区绝缘隔离，现有隔离结构110通常采 用浅沟槽隔离，由于浅沟槽隔离的形成方法是公知技术，在此不作描述。位于相。

17、邻的隔离结 构110之间的NMOS有源区、PMOS有源区，所述NMOS有源区与PMOS有源区相邻。 0041 其中NMOS有源区120的半导体衬底100上形成有栅极结构，所述栅极结构包括 NMOS晶体管N10的栅氧化层(未示出)和位于栅氧化层上方的栅极115a，位于栅极115a两 侧的侧墙114a；PMOS有源区的半导体衬底100上形成有栅极结构，所述栅极结构包括PMOS 晶体管N20的栅氧化层(未示出)和位于所述栅氧化层上方的栅极115b，位于栅极115b两 侧的侧墙114b。 0042 现有技术中，在形成侧墙114a、114b之前，在栅极115a、115b两侧的半导体衬底内 还会形成低掺杂。

18、漏极。 0043 继续参考图8，所述NOMS晶体管N10还包括：在NOMS有源区的半导体衬底100内 形成的源/漏极112a；所述POMS晶体管N20还包括在PMOS有源区的半导体衬底100内形 说 明 书CN 102790013 A 4/5页 6 成的源/漏极112b。具体形成源/漏极112a、112b的流程如下：在PMOS有源区的半导体 衬底100上形成第一光刻胶层(未示出)；以第一光刻胶层及NMOS有源区的栅极为掩膜， 向NMOS有源区的半导体衬底100内注入n型离子；去除第一光刻胶层；在NMOS有源区的半 导体衬底100上形成第二光刻胶层(未示出)；以第二光刻胶层及PMOS有源区的栅极。

19、为掩 膜，向PMOS有源区的半导体衬底100内注入p型离子；去除第二光刻胶层。 0044 再参考图8，用化学气相沉积法在半导体衬底100上形成氧化硅层120，所述氧化 硅层120覆盖NMOS晶体管N10和PMOS晶体管N20。所述氧化硅层120的厚度为20埃 300埃，作用是在后续刻蚀过程中作为刻蚀停止层，同时起到应力缓冲的作用。 0045 如图9所示，在氧化硅层120的表面形成应力层130。所述应力层102均匀地覆盖 于NMOS晶体管N10以及PMOS晶体管N20的表面，其应力类型为拉伸应力，材质可以为氮化 硅，可以通过化学气相沉积工艺形成。 0046 本实施例中，所述应力层130的厚度为1。

20、00埃600埃，应力大小为-1000 1000MPa。 0047 如图10所示，通过涂覆光刻胶，并进行曝光显影，在NMOS晶体管N10区域上形成 光刻胶层140，而暴露出PMOS晶体管N20区域。 0048 继续参考图10，以光刻胶层140为掩膜，采用等离子刻蚀工艺刻蚀位于所述PMOS 晶体管N20表面的应力层130，直至露出氧化硅层120。 0049 所述光刻胶掩模201保护NMOS晶体管区域不受所述等离子刻蚀工艺的影响，而位 于所述PMOS晶体管表面的应力层130则被刻蚀。 0050 本实施例中，所述等离子刻蚀工艺采用的刻蚀气体可以为NF 3 。 0051 如图11所示，灰化法去除光刻胶层。

21、140；进行第一次尖峰退火，用于激活源/漏极 112a、112b区的离子，使离子分布均匀，并且修复由于离子轰击对半导体衬底100造成的晶 格破坏。 0052 本实施例中，第一次尖峰退火所采用的温度为9001100，退火时间为1分 钟5分钟；退火在N 2 气氛中完成。在一个优化实例中，第一次尖峰退火所采用的温度为 1060，退火时间为4分钟。 0053 如图12所示，进行激光退火，将应力层130的拉伸应力记忆至底部的NMOS晶体管 沟道区域中，来改善沟道区的应力，从而提高载流子的迁移率，提高器件的性能。 0054 本实施例中，激光退火采用的是2000nm20000nm波长的激光，退火的温度为 1。

22、1001300，退火时间为小于等于1秒。优化的退火温度是1250，退火时间为小于 等于1秒。 0055 由于NMOS晶体管的应变存储技术SMT对退火的工艺要求更高，故应当以NMOS晶 体管进行应变记忆的需求为准选择具体的退火工艺参数。 0056 如图13所示，进行第二次尖峰退火，用于以修复激光退火过程中，激光退火使应 力层130产生变形，使半导体衬底产生的损伤，进而提高半导体器件的性能及良率。 0057 本实施例中，第二次尖峰退火所采用的温度为9001100，退火时间为1分 钟5分钟；退火在N 2 气氛中完成。在一个优化实例中，第二次尖峰退火所采用的温度为 1060，退火时间为4分钟。 005。

23、8 如图14所示，去除应力层130。具体的，本实施例可以采用湿法刻蚀工艺，例如使 说 明 书CN 102790013 A 5/5页 7 用热磷酸去除剩余的应力层130。 0059 如图15所示，去除氧化硅层。去除氧化硅层采用的是湿法刻蚀或干法刻蚀方法。 0060 图16是现有技术与本发明的方法形成的CMOS晶体管的界面陷阱比较图。如图 16所示，现有技术在制作CMOS器件的制造中，先采用尖峰退火激源/漏极离子，再采用激 光退火将NMOS晶体管表面应力层的拉伸应力作用于底部沟道区域中；采用此技术方案所 导致的在负偏差-温度不稳定性应力后半导体衬底界面陷阱密度最大。而现有美国专利 US785848。

24、2公开的先采用激光退火将NMOS晶体管表面应力层的拉伸应力作用于底部沟道 区域中，然后采用尖峰退火激活源/漏极离子；采用此方法而产生的负偏差-温度不稳定性 应力后半导体衬底界面陷阱密度次之。采用本发明的方法制作CMOS晶体管，即先采用尖峰 退火激源/漏极离子，采用激光退火将NMOS晶体管表面应力层的拉伸应力作用于底部沟道 区域中，最后再采用尖峰退火修复激光退火过程中产生的缺陷；此方法产生的负偏差-温 度不稳定性应力后半导体衬底界面陷阱密度较小，小于1。 0061 图17是现有技术与本发明的方法形成的CMOS晶体管的寄生电阻比较图。如图17 所示，现有美国专利US7858482公开的先采用激光退。

25、火将NMOS晶体管表面应力层的拉伸应 力作用于底部沟道区域中，然后采用尖峰退火激活源/漏极离子；采用此方法在源/漏极间 产生的寄生电阻最大，为345欧姆。现有技术在制作CMOS器件的制造中，先采用尖峰退火 激源/漏极离子，再采用激光退火将NMOS晶体管表面应力层的拉伸应力作用于底部沟道区 域中；采用此技术方案所导致的在源/漏极间产生的寄生电阻次之，为340欧姆。而采用本 发明的方法制作CMOS晶体管，即先采用尖峰退火激源/漏极离子，采用激光退火将NMOS晶 体管表面应力层的拉伸应力作用于底部沟道区域中，最后再采用尖峰退火修复激光退火过 程中产生的缺陷；此方法产生的源/漏极间产生的寄生电阻最小，。

26、为330欧姆。 0062 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。 说 明 书CN 102790013 A 1/6页 8 图1 图2 图3 说 明 书 附 图CN 102790013 A 2/6页 9 图4 图5 图6 说 明 书 附 图CN 102790013 A 3/6页 10 图7 图8 说 明 书 附 图CN 102790013 A 10 4/6页 11 图9 图10 图11 说 明 书 附 图CN 102790013 A 11 5/6页 12 图12 图13 图14 说 明 书 附 图CN 102790013 A 12 6/6页 13 图15 图16 图17 说 明 书 附 图CN 102790013 A 13 。