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1、(10)申请公布号 CN 102856180 A (43)申请公布日 2013.01.02 C N 1 0 2 8 5 6 1 8 0 A *CN102856180A* (21)申请号 201110181587.7 (22)申请日 2011.06.30 H01L 21/28(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 (72)发明人许高博 徐秋霞 (74)专利代理机构中科专利商标代理有限责任 公司 11021 代理人倪斌 (54) 发明名称 一种半导体器件的替代栅集成方法 (57) 摘要 本发明公开了一种半导体器件的替代栅集成 方法，。
2、包括：提供半导体衬底；在半导体衬底上形 成阱区域，定义N型器件区域和/或P型器件区 域；在N型器件区域和/或P型器件区域上分别形 成牺牲栅堆叠，牺牲栅堆叠包括牺牲栅介质层和 牺牲栅电极层，其中，牺牲栅介质层位于半导体衬 底上，牺牲栅电极层位于牺牲栅介质层上；环绕 牺牲栅堆叠形成侧墙；在牺牲栅堆叠两侧且嵌入 半导体衬底形成源/漏区；在半导体衬底上形成 SiO 2 层；在SiO 2 层上旋涂SOG；对SOG进行刻蚀至 SiO 2 层露出；对SOG与SiO 2 层进行速率差刻蚀，实 现SiO 2 层表面平坦化；随后分别在N型器件区域 形成N型替代栅堆叠，和/或在P型器件区域形成 P型替代栅堆叠。 (。
3、51)Int.Cl. 权利要求书3页 说明书5页 附图7页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 5 页 附图 7 页 1/3页 2 1.一种半导体器件的替代栅集成方法，包括： 提供半导体衬底； 在所述半导体衬底上形成阱区域，定义N型器件区域和/或P型器件区域； 在所述N型器件区域和/或P型器件区域上分别形成牺牲栅堆叠，所述牺牲栅堆叠包 括牺牲栅介质层和牺牲栅电极层，其中，所述牺牲栅介质层位于所述半导体衬底上，所述牺 牲栅电极层位于所述牺牲栅介质层上； 环绕所述牺牲栅堆叠形成侧墙； 在所述牺牲栅堆叠两侧且嵌入所述半导体衬底形成源/漏区； 在所述。
4、半导体衬底上形成SiO 2 层； 在所述SiO 2 层上旋涂旋转涂布玻璃SOG； 对所述SOG进行刻蚀至所述SiO 2 层露出； 对SOG与SiO 2 层进行速率差刻蚀，实现SiO 2 层表面平坦化； 随后分别在N型器件区域形成N型替代栅堆叠，和/或在P型器件区域形成P型替代 栅堆叠。 2.根据权利要求1所述的方法，其中，在所述N型器件区域和/或P型器件区域上形成 牺牲栅堆叠的步骤，包括： 在所述N型器件区域和/或P型器件区域上依次形成牺牲栅介质层、牺牲栅电极层和 硬掩模层； 对所述牺牲栅介质层、牺牲栅电极层和硬掩模层进行刻蚀，以使得所述牺牲栅介质层 和牺牲栅电极层刻蚀后形成牺牲栅堆叠，所述硬。
5、掩模层刻蚀后形成硬掩模。 3.根据权利要求2所述的方法，其中，所述牺牲栅介质层包括SiO 2 栅介质层，所述牺牲 栅电极层包括多晶硅栅电极层。 4.根据权利要求1所述的方法，其中，环绕所述牺牲栅堆叠形成侧墙的步骤，包括： 环绕所述牺牲栅堆叠形成Si 3 N 4 侧墙。 5.根据权利要求1所述的方法，其中，环绕所述牺牲栅堆叠形成侧墙的步骤，包括： 环绕所述牺牲栅堆叠形成第一侧墙，环绕所述第一侧墙形成第二侧墙； 其中所述第一侧墙由Si 3 N 4 形成，所述第二侧墙由SiO 2 形成。 6.根据权利要求1所述的方法，其中，所述在半导体衬底上形成SiO 2 层的步骤，包括： 在所述半导体衬底上采用低。
6、温氧化方式形成SiO 2 层。 7.根据权利要求1所述的方法，其中，所述在SiO 2 层上旋涂SOG的步骤，包括：将液态 状SOG均匀旋涂在SiO 2 层上，经热退火处理将SOG固化形成SiO 2 介质层。 8.根据权利要求1所述的方法，其中，对所述SOG进行刻蚀至所述SiO 2 层露出包括：采 用干法刻蚀工艺刻蚀SOG至所述SiO 2 层露出。 9.根据权利要求1所述的方法，其中，对SOG与SiO 2 层进行速率差刻蚀实现SiO 2 层表 面平坦化的步骤，包括：在SOG与SiO 2 层界面处采用干法刻蚀工艺刻蚀SOG与SiO 2 ，SOG与 SiO 2 的刻蚀速率比例为11.2至12，实现S。
7、iO 2 层表面平坦化。 10.根据权利要求1或9所述的方法，SiO 2 层表面经平坦化后，进一步包括：采用干法 刻蚀工艺刻蚀SiO 2 层至牺牲栅堆叠顶部剩余50nm-100nm厚度的SiO 2 层。 11.根据权利要求1所述的方法，其中，在衬底上形成N型器件区域和P型器件区域两 权 利 要 求 书CN 102856180 A 2/3页 3 者，以及所述分别在N型器件区域形成N型替代栅堆叠，在P型器件区域形成P型替代栅堆 叠的步骤，包括：选择性刻蚀去除N型器件区域SiO 2 层至牺牲栅堆叠露出；去除所述牺牲栅 堆叠以在所述侧墙内形成开口；在所述开口内形成N型替代栅堆叠；在所述半导体衬底上 形。
8、成SiO 2 层；选择性刻蚀去除P型器件区域SiO 2 层至牺牲栅堆叠露出；去除所述牺牲栅堆 叠以在所述侧墙内形成开口；在所述开口内形成P型替代栅堆叠。 12.根据权利要求1所述的方法，其中，在衬底上形成N型器件区域和P型器件区域两 者，以及所述分别在N型器件区域形成N型替代栅堆叠，在P型器件区域形成P型替代栅堆 叠的步骤，包括：选择性刻蚀去除P型器件区域SiO 2 层至牺牲栅堆叠露出；去除所述牺牲栅 堆叠以在所述侧墙内形成开口；在所述开口内形成P型替代栅堆叠；在所述半导体衬底上 形成SiO 2 层；选择性刻蚀去除N型器件区域SiO 2 层至牺牲栅堆叠露出；去除所述牺牲栅堆 叠以在所述侧墙内形。
9、成开口；在所述开口内形成N型替代栅堆叠。 13.根据权利要求11或12所述的方法，其中，选择性刻蚀去除N型器件区域SiO 2 层至 牺牲栅堆叠露出的步骤包括：首先，采用抗蚀剂掩蔽P型器件区域；接着，采用干法刻蚀工 艺刻蚀SiO 2 层至N型器件区域牺牲栅堆叠露出。 14.根据权利要求11或12所述的方法，其中，选择性刻蚀去除P型器件区域SiO 2 层至 牺牲栅堆叠露出的步骤包括：首先，采用抗蚀剂掩蔽N型器件区域；接着，采用干法刻蚀工 艺刻蚀SiO 2 层至P型器件区域牺牲栅堆叠露出。 15.根据权利要求11或12所述的方法，其中，所述去除牺牲栅堆叠以在所述侧墙内 形成开口，包括：采用四甲基氢氧。
10、化氨TMAH溶液湿法腐蚀去除牺牲多晶硅栅电极层，采用 HF+IPA+H 2 O溶液湿法腐蚀去除牺牲SiO 2 栅介质层。 16.根据权利要求15所述的方法，其中，TMAH溶液中TMAH与H 2 O的体积百分含量比例 为115至15，工艺温度为50至80。 17.根据权利要求15所述的方法，HF+IPA+H 2 O溶液中HF的体积百分比含量是10至 15，IPA的体积百分比含量是0.01至1。 18.根据权利要求11或12所述的方法，其中，所述在N型器件区域侧墙开口内形成N 型替代栅堆叠的步骤，包括：在侧墙开口内形成N型高k栅介质层，在所述N型高k栅介质 层上形成N型金属栅电极层，对所述N型金属。
11、栅电极层和N型高k栅介质层进行刻蚀，以使 得所述N型金属栅电极层和N型高k栅介质层刻蚀后形成N型替代栅堆叠。 19.根据权利要求18所述的方法，其中，所述N型高k栅介质层包括：HfSiON、HfLaON、 HfTaON中的一种或几种的组合。 20.根据权利要求18所述的方法，其中，所述N型金属栅电极层包括：TaN、TiN、HfN中 的一种或几种的组合。 21.根据权利要求11或12所述的方法，其中，所述在P型器件区域侧墙开口内形成P 型替代栅堆叠的步骤，包括：在侧墙开口内形成P型高k栅介质层，在所述P型高k栅介质 层上形成P型金属栅电极层，对所述P型金属栅电极层和P型高k栅介质层进行刻蚀，以使。
12、 得所述P型金属栅电极层和P型高k栅介质层刻蚀后形成P型替代栅堆叠。 22.根据权利要求21所述的方法，其中，所述P型高k栅介质层包括：HfAlON、 HfSiAlON、HfTiON中的一种或几种的组合。 23.根据权利要求21所述的方法，其中，所述P型金属栅电极层包括：A1N、TiAlN、 权 利 要 求 书CN 102856180 A 3/3页 4 TaAlN、MoAlN中的一种或几种的组合。 权 利 要 求 书CN 102856180 A 1/5页 5 一种半导体器件的替代栅集成方法 技术领域 0001 本发明涉及超深亚微米半导体器件技术领域，尤其涉及一种高k栅介质/金属栅 半导体器件的。
13、替代栅集成方法，该方法采用牺牲SiO 2 /多晶硅栅作为牺牲栅堆叠，经平坦化 工艺后，分别去除N型器件区域和P型器件区域的牺牲栅堆叠，形成高k栅介质/金属栅替 代栅堆叠，实现N型和P型高k栅介质/金属栅半导体器件的集成。 背景技术 0002 40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提 高，功能越来越强。目前，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸已进入亚 50纳米。伴随器件特征尺寸的不断减小，如果仍采用传统的多晶硅栅，多晶硅耗尽效应将越 来越严重，多晶硅电阻也将随之增大，PMOS的硼穿通现象会更加显著，这些障碍将严重限制 器件性能的进一步提高。为。
14、了克服以上困难，工业界开始采用高介电常数(高k)栅介质/ 金属栅栅结构代替传统的氧化硅/多晶硅栅结构。 0003 在高k栅介质/金属栅半导体器件的制备上，通常包括两种制备工艺：一种是“先 栅(gate first)”制备工艺，一种是“后栅(gate last)”制备工艺。先栅制备工艺是先 制备金属栅电极后制备源/漏，其与标准CMOS工艺流程相似。其特点是工艺简单，与标准 CMOS工艺相兼容，标准CMOS工艺中常用的一些工艺在先栅工艺中也可采用，有利于节省成 本。但这种方法存在一些难以克服的缺点：首先是金属栅电极容易被注入源/漏的离子穿 透影响器件的电学特性；其次是激活源/漏杂质的高温工艺对金属。
15、栅的功函数会有很大的 影响，大部分金属栅材料在高温退火处理后其功函数会向禁带中央移动，导致器件性能的 退化。后栅制备工艺，又称大马士革工艺。国际常用的后栅制备工艺是先形成高k栅介质 /假栅结构，在完成源/漏注入与激活工艺后，通过平坦化处理去掉假栅，形成栅槽，然后重 新淀积金属栅，完成高k栅介质/金属栅半导体器件的制备。这种后栅工艺的优点是金属 栅电极在源/漏激活热退火工艺之后形成，避免了高温工艺对金属栅特性的影响，使器件 获得很高的稳定性和一致性，有利于形成高性能的高k栅介质/金属栅半导体器件和电路。 但是这种后栅工艺也存在一定的缺点，主要是在去除假栅电极时很容易对下面的高k栅介 质造成损伤，。
16、降低高k栅介质的可靠性。 发明内容 0004 本发明的主要目的在于提供一种半导体器件的替代栅集成方法，该方法包括：提 供半导体衬底；在所述半导体衬底上形成阱区域，定义N型器件区域和/或P型器件区域； 在所述N型器件区域和/或P型器件区域上分别形成牺牲栅堆叠，所述牺牲栅堆叠包括牺 牲栅介质层和牺牲栅电极层，其中，所述牺牲栅介质层位于所述半导体衬底上，所述牺牲栅 电极层位于所述牺牲栅介质层上；环绕所述牺牲栅堆叠形成侧墙；在所述牺牲栅堆叠两侧 且嵌入所述半导体衬底形成源/漏区；在所述半导体衬底上形成SiO 2 层；在所述SiO 2 层上 旋涂旋转涂布玻璃(SOG)；对所述SOG进行刻蚀至所述SiO 。
17、2 层露出；对SOG与SiO 2 层界面 说 明 书CN 102856180 A 2/5页 6 处进行速率差刻蚀，实现SiO 2 层表面平坦化；随后分别在N型器件区域形成N型替代栅堆 叠，和/或在P型器件区域形成P型替代栅堆叠。 0005 本发明提供的这种半导体器件的制造方法采用牺牲SiO 2 /多晶硅栅堆叠一方面可 以有效避免先栅工艺中高温退火对高k栅介质/金属栅结构电学特性的影响，另一方面可 以克服高k栅介质/牺牲多晶硅栅结构在去除牺牲多晶硅栅的时候对高k栅介质的损伤。 在具体制备工艺上，本发明采用SiO 2 +SOG平坦化工艺，并且经平坦化工艺后，分别去除N型 器件和P型器件的SiO 2。
18、 /多晶硅牺牲栅堆叠，然后淀积适用于N型器件和P型器件的高k栅 介质/金属栅替代栅堆叠。 附图说明 0006 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和 优点将更为清楚： 0007 图1-16示出了根据本发明实施例制造半导体器件的流程中各步骤对应的器件结 构的截面图。 0008 附图标记说明： 0009 1000，半导体衬底；1002，P阱；1004，N阱；1006，沟道；1008，牺牲栅介质层；1009， 牺牲栅电极层；1010，硬掩膜层；1012，Si 3 N 4 一次侧墙；1014，N型源/漏延伸区；1015，P型 源/漏延伸区；1016，SiO 2 二次侧墙。
19、；1018，N型源/漏区；1020，P型源/漏区；1022，金属 硅化物；1024，SiO 2 介质层；1026，旋转涂布玻璃(SOG)；1028：N型高k栅介质层；1030：N型 功函数金属栅电极层；1032：N型金属栅导体层；1034，SiO 2 介质层；1036，抗刻蚀剂；1038： P型高k栅介质层；1040：P型功函数金属栅电极层；1042：P型金属栅导体层；1044，SiO 2 介 质层；1046，隔离结构。 具体实施方式 0010 以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是 示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技。
20、术的 描述，以避免不必要地混淆本发明的概念。 0011 在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制 的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种 区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公 差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形 状、大小、相对位置的区域/层。 0012 图116详细示出了根据本发明实施例制造半导体器件流程中各步骤的截面图。 以下，将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。 0013 首先，如图1所示，提供半导体衬底1000。。
21、衬底1000可以包括任何适合的半导体 衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI(绝缘体上半导体)、碳化硅、砷化镓或 者任何III/V族化合物半导体等。此外，半导体衬底1000可以可选地包括外延层，可以被 应力改变以增强性能。 0014 接着，在半导体衬底1000上形成隔离结构1046，优选采用局部氧化隔离(Local 说 明 书CN 102856180 A 3/5页 7 Oxidation of Silicon，LOCOS)。在本发明的实施例中也可以采用其他隔离结构，隔离结构 与本发明的主旨无关，这里不再赘述。 0015 然后，如图2所示，在半导体衬底上形成P阱1002和N阱1004。
22、。具体地，首先，光 刻P阱掩膜，掩膜露出阱区，通过掩膜进行P型杂质注入，例如可以是B或BF 2 ；然后，去除P 阱掩膜，光刻N阱掩膜，掩膜露出阱区，通过掩膜进行N型杂质注入，例如可以是P或As；最 后，在900至1000的温度下推进形成P阱和N阱。当然，形成P阱和N阱的顺序可以改 变。而且需要指出的是，在某些应用中，也可以只形成N阱和P阱中一种类型的阱。 0016 然后，如图3所示，半导体衬底上形成牺牲栅介质层1008，在本实施例中优选为 SiO 2 层。具体地，半导体衬底经常规清洗后，采用HF+IPA+H 2 O去除自然氧化层，然后采用干 氧氧化方式形成牺牲SiO 2 栅介质层，牺牲SiO 。
23、2 栅介质层厚度可以是1nm至3nm。 0017 接着，在牺牲栅介质层1008上形成牺牲栅电极层1009，在本实施例中优选为多晶 硅层。具体地，可以采用LPCVD(Low-Pressure Chemical Vapor Deposition，低压化学气相 淀积)方式形成牺牲多晶硅层，牺牲多晶硅层的厚度可以是150nm至190nm。 0018 然后，在牺牲栅电极层1009上继续形成硬掩膜层1010，在本实施例中优选为SiO 2 硬掩膜层。具体地，可以采用LTO(Low-temperature oxidation，低温氧化)方式形成SiO 2 硬掩膜层，SiO 2 硬掩膜层厚度可以是40-70nm。
24、。具体地，厚度的选择根据后面牺牲多晶硅栅 和侧墙的刻蚀而定，要求在经过牺牲栅堆叠和侧墙的刻蚀后，SiO 2 硬掩膜层厚度需要剩余 例如10-20nm，以防止牺牲多晶硅层在源/漏硅化物形成工艺中被硅化。 0019 接着，如图4所示，对牺牲栅结构进行图案化刻蚀。具体地，旋涂抗刻蚀剂，对抗刻 蚀剂进行图案化，以抗刻蚀剂为掩蔽刻蚀SiO 2 硬掩膜层1010，去除抗刻蚀剂，以SiO 2 硬掩膜 层1010为掩蔽刻蚀牺牲多晶硅层1009和牺牲SiO 2 栅介质层1008，从而形成牺牲栅堆叠。 0020 接着，如图5所示，在牺牲栅堆叠两侧环绕牺牲栅堆叠形成一次侧墙1012如Si 3 N 4 。 具体地，可。
25、以采用PECVD(Plasma-Enhanced Chemical Vapor Deposition，等离子增强化 学气相淀积)方式形成Si 3 N 4 层，厚度可以为50-90nm，然后采用干法刻蚀工艺，例如是 RIE(Reactive-Ion Etching，反应离子刻蚀)反刻形成Si 3 N 4 侧墙。接着采用离子注入形 成源/漏延伸区，对于NMOSFET，例如可以注入As或Sb，形成N型源/漏延伸区1014；对于 PMOSFET，例如可以注入BF 2 或In，形成P型源/漏延伸区1015。 0021 然后，优选地可以在Si 3 N 4 一次侧墙1012外侧环绕Si 3 N 4 一次侧墙。
26、形成二次侧墙 1016如SiO 2 。具体地，可以采用LTO方式形成SiO 2 层，厚度可以为80-120nm，然后采用干 法刻蚀工艺反刻形成SiO 2 侧墙。接着采用离子注入形成源漏区，对于NMOSFET，例如可以注 入As或Sb，形成N型源/漏区1018；对于PMOSFET，例如可以注入BF 2 或In，形成P型源/ 漏区1020。 0022 对于本发明的其他实施例，还可以在第二侧墙1016外进一步形成第三侧墙，第三 侧墙的材料优选包括Si 3 N 4 。图中没有示出第三侧墙。 0023 接着，优选地在源/漏区上形成硅化物1022。对于本发明的实施例，硅化物选择 Ni硅化物。 0024 然。
27、后，如图6所示，在器件上形成SiO 2 介质层1024。对于本发明的实施例，采用 LTO方式形成SiO 2 介质层，SiO 2 介质层厚度例如在600至800nm。 0025 接着，旋涂SOG(Spin-on-glass，旋转涂布玻璃)1026，液态状SOG会填充硅片表面 说 明 书CN 102856180 A 4/5页 8 的凹陷部分，达到器件表面平坦化的目的。然后对SOG退火固化，使SOG中的溶剂挥发后形 成SiO 2 层。 0026 然后，如图7所示，采用干法刻蚀工艺刻蚀SOG至SOG与SiO 2 介质层界面处。刻 蚀气体例如可以包括CF 4 和CHF 3 。 0027 接着，如图8所示。
28、，按照SOG形成SiO 2 和LTO形成SiO 2 刻蚀速率比例为11.2 至12干法刻蚀SOG 1026和SiO 2 介质层1024，实现平坦化。刻蚀气体例如可以包括CF 4 和CHF 3 ，可以通过调整刻蚀气体比例，实现SOG与SiO 2 的速率差刻蚀。经平坦化后，还可以 继续干法刻蚀SiO 2 介质层至牺牲栅堆叠顶部剩余例如50nm至100nm厚度的SiO 2 介质层。 0028 然后，如图9所示，采用抗刻蚀剂1036掩蔽PMOSFET区域，露出NMOSFET区域，干 法刻蚀SiO 2 介质层1024至牺牲多晶硅栅电极露头。 0029 然后，如图10所示，采用四甲基氢氧化氨(Tetram。
29、ethy ammonium hydroxide， TMAH)溶液腐蚀牺牲多晶硅栅电极。例如，TMAH溶液中TMAH与H 2 O的体积百分含量比例为 115至15，工艺温度为50至80。并采用HF+IPA+H 2 O溶液(其中HF的体积百分 比含量是10至15，IPA的体积百分比含量是0.01至1)腐蚀牺牲SiO 2 栅介质，在 侧墙内形成开口。 0030 然后，如图11所示，在侧墙开口内形成N型高k栅介质/金属栅结构。具体地，将 半导体衬底进行清洗，采用HF+IPA+H 2 O去除自然氧化层，采用快速热退火工艺在衬底表面 形成5至的SiO 2 界面层(图中未示出)，例如采用磁控溅射技术在SiO。
30、 2 界面层上淀积 高k栅介质1028如HfSiON，对HfSiON高k栅介质进行快速热退火处理，退火温度为500 至530；接着，在HfSiON高k栅介质上形成功函数金属栅电极层1030如TaN，在TaN功函 数金属栅层上淀积金属栅导体层1032如W；然后，在W金属栅导体层旋涂抗刻蚀剂，对抗刻 蚀剂进行图案化，要求图案化的抗刻蚀剂要覆盖侧墙开口外侧例如0.5至4m，采用等离 子体干法刻蚀W、TaN和HfSiON，形成T型高k栅介质/金属栅结构。 0031 接着，如图12所示，在器件上形成SiO 2 介质层1034。对于本发明的实施例，采用 LTO方式形成SiO 2 介质层，SiO 2 介质层。
31、厚度例如在400全600nm。 0032 然后，如图13所示，采用抗刻蚀剂1036掩蔽NMOSFET区域，露出PMOSFET区域，干 法刻蚀SiO 2 介质层1034和1024至牺牲多晶硅栅电极露头。 0033 接着，如图14所示，同样可以采用TMAH溶液腐蚀牺牲多晶硅栅电极，并采用 HF+IPA+H 2 O溶液腐蚀牺牲SiO 2 栅介质，在侧墙内形成开口。 0034 然后，如图15所示，在侧墙开口内形成P型高k栅介质/金属栅结构。具体地，将 半导体衬底进行清洗，采用HF+IPA+H 2 O去除自然氧化层，采用快速热退火工艺在衬底表面 形成5至的SiO 2 界面层(图中未示出)，例如采用磁控溅。
32、射技术在SiO 2 界面层上淀积 高k栅介质1038如HfSiAlON，对HfSiAlON高k栅介质进行快速热退火处理，退火温度为 500至530；接着，在HfSiAlON高k栅介质上形成功函数金属栅电极层1040如AlN，在 AlN功函数金属栅层上淀积金属栅导体层1042如Mo；然后，在Mo金属栅导体层上旋涂抗 刻蚀剂，对抗刻蚀剂进行图案化，要求图案化的抗刻蚀剂要覆盖侧墙开口外侧例如0.5至 4m，采用等离子体干法刻蚀Mo、AlN和HfSiAlON，形成T型高k栅介质/金属栅结构。 0035 接着，如图16所示，在器件上形成SiO 2 介质层1044。对于本发明的实施例，采用 LTO方式形成。
33、SiO 2 介质层，SiO 2 介质层厚度在400至600nm。 说 明 书CN 102856180 A 5/5页 9 0036 需要指出的是，以上实施例中先形成N型高k栅介质/金属栅结构，然后形成P型 高k栅介质/金属栅结构，但是它们的顺序可以改变。另外，在以上实施例中，针对两个互 补器件(一个N型器件和一个P型器件)进行了描述；但是本领域技术人员可以理解，本发 明同样可以应用于单个器件或者三个或更多器件的情况。 0037 在如上所述形成半导体器件之后，可以进一步进行其他工艺。例如，光刻栅和源/ 漏通孔，填充Ti/TiN/Al/TiN互连金属线，经图案化刻蚀形成栅和源/漏引线(图中未示 出)。
34、。 0038 在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域 等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相 同的方法。 0039 本发明提供的这种半导体器件的制造方法采用牺牲SiO 2 /多晶硅栅结构，一方面 可以有效避免先栅工艺高温退火工艺对高k栅介质/金属栅结构电学特性的影响，另一方 面可以克服高k栅介质/牺牲多晶硅栅结构在去除牺牲多晶硅栅的时候对高k栅介质的损 伤。在具体制备工艺上，本发明可以采用以下各项技术中的一项或多项以提高器件性能，包 括： 。
35、0040 -采用双层侧墙结构(例如，Si 3 N 4 /SiO 2 )或者三层侧墙结构(例如，Si 3 N 4 /SiO 2 / Si 3 N 4 ) 0041 具体地，在靠近金属栅一侧采用Si 3 N 4 一次侧墙可以有效防止高k栅介质和金属栅 被氧化，避免高k栅介质等效氧化层厚度的增加和金属栅特性的退化。 0042 -采用SiO 2 +SOG平坦化工艺 0043 首先，采用LTO工艺形成SiO 2 介质层，可以实现初步的平坦化，减小栅堆叠与源/ 漏之间的高度差，然后采用SOG进一步进行平坦化。液态SOG具有很好的平坦化效果，能有 效填充和减小栅堆叠与源/漏之间的高度差，达到理想的平坦化效果。
36、。SOG退火固化后会形 成SiO 2 介质层，与LTO形成的SiO 2 介质层相兼容，有利于后期采用干法刻蚀工艺获得理想 的平坦化效果。 0044 -采用TMAH溶液湿法腐蚀工艺 0045 这有利于提高牺牲多晶硅栅对牺牲SiO 2 栅介质的选择比。 0046 -采用HF+IPA+H 2 O溶液湿法腐蚀牺牲SiO 2 栅介质 0047 具体地，较低的HF浓度可以减小牺牲SiO 2 栅介质的腐蚀速率，IPA的采用有利于 获得良好的界面特性，抑制自然氧化层的生长。 0048 以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说 明的目的，而并非为了限制本发明的范围。本发明的范围由所。
37、附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落 在本发明的范围之内。 说 明 书CN 102856180 A 1/7页 10 图1 图2 图3 说 明 书 附 图CN 102856180 A 10 2/7页 11 图4 图5 图6 说 明 书 附 图CN 102856180 A 11 3/7页 12 图7 图8 说 明 书 附 图CN 102856180 A 12 4/7页 13 图9 图10 图11 说 明 书 附 图CN 102856180 A 13 5/7页 14 图12 图13 说 明 书 附 图CN 102856180 A 14 6/7页 15 图14 图15 说 明 书 附 图CN 102856180 A 15 7/7页 16 图16 说 明 书 附 图CN 102856180 A 16 。