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1、(10)申请公布号 CN 102881576 A (43)申请公布日 2013.01.16 C N 1 0 2 8 8 1 5 7 6 A *CN102881576A* (21)申请号 201210200353.7 (22)申请日 2012.06.14 13/183,043 2011.07.14 US H01L 21/28(2006.01) H01L 29/417(2006.01) (71)申请人台湾积体电路制造股份有限公司 地址中国台湾新竹 (72)发明人方子韦 张郢 许俊豪 (74)专利代理机构北京德恒律治知识产权代理 有限公司 11409 代理人章社杲 孙征 (54) 发明名称 自对准源。
2、极和漏极结构及其制造方法 (57) 摘要 公开了一种集成电路器件以及制造该集成电 路器件的方法。在实例中，该方法包括在衬底上方 形成栅极结构；在衬底中形成掺杂区；实施第一 蚀刻工艺以去除掺杂区并在衬底中形成沟槽；以 及实施第二蚀刻工艺，通过去除衬底的一部分改 变沟槽。本发明还提供自对准源极和漏极结构及 其制造方法。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书8页 附图7页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 8 页 附图 7 页 1/2页 2 1.一种方法，包括： 在衬底上方形成栅极结构； 在所述衬底中形成掺杂区； 实。
3、施第一蚀刻工艺以去除所述掺杂区并在所述衬底中形成沟槽；以及 实施第二蚀刻工艺，所述第二蚀刻工艺通过去除部分所述衬底而改变所述沟槽。 2.根据权利要求1所述的方法，进一步包括在所述改变的沟槽中形成源极/漏极部件， 其中，在所述改变的沟槽中形成源极/漏极部件包括在所述改变的沟槽中外延生长半导体 材料；或者 所述方法进一步包括在实施所述第一蚀刻工艺之前形成与所述栅极结构的侧壁相邻 的间隔件；或者 所述方法进一步包括实施退火工艺以改变所述掺杂区的掺杂浓度。 3.根据权利要求1所述的方法，其中，在所述衬底中形成所述掺杂区包括以在所述掺 杂区和所述衬底之间获得立体势垒的掺杂浓度形成所述掺杂区；其中实施所述。
4、第一蚀刻工 艺以去除所述衬底中的所述掺杂区包括实施零偏置等离子体蚀刻工艺，选择性地蚀刻所述 掺杂区；其中实施所述零偏置等离子体蚀刻工艺选择性地蚀刻所述掺杂区包括使用基于氯 的蚀刻化学品。 4.根据权利要求1所述的方法，其中，实施所述第一蚀刻工艺以在所述衬底中形成所 述沟槽包括将所述沟槽和所述栅极结构自对准；其中，实施所述第一蚀刻工艺包括各向同 性地蚀刻所述掺杂区。 5.一种方法，包括： 在半导体衬底上方形成栅极结构； 实施注入工艺以在所述半导体衬底中形成掺杂区，其中所述掺杂区与所述栅极结构对 准； 形成与所述栅极结构的侧壁相邻的间隔件，其中所述间隔件被部分地设置在所述掺杂 区的上方； 实施零偏。
5、置等离子体蚀刻工艺，从所述衬底选择性地蚀刻所述掺杂区以形成沟槽；以 及 改变所述沟槽的轮廓。 6.根据权利要求5所述的方法，其中： 实施所述注入工艺以在所述半导体衬底中形成所述掺杂区包括在所述半导体衬底中 注入n型掺杂剂；以及 实施所述零偏置等离子体蚀刻工艺以从所述衬底选择性地蚀刻所述掺杂区以形成沟 槽包括使用基于氯的蚀刻化学品； 其中在所述半导体衬底中注入n型掺杂剂包括以在所述掺杂区和所述衬底之间获得 立体势垒的掺杂浓度注入所述n型掺杂剂； 其中所述掺杂浓度大于或者等于约510 19 atoms/cm 3 。 7.根据权利要求5所述的方法，其中实施所述注入工艺以在所述半导体衬底中形成所 述掺。
6、杂区包括以正交于所述半导体衬底的表面的角度注入掺杂种类和非掺杂种类两者之 一；或者 权 利 要 求 书CN 102881576 A 2/2页 3 其中，实施所述注入工艺以在所述半导体衬底中形成所述掺杂区包括以与所述半导体 衬底的表面的法线倾斜的角度注入掺杂种类和非掺杂种类两者之一。 8.根据权利要求5所述的方法，进一步包括外延生长半导体材料以填充具有所述改变 的轮廓的所述沟槽； 其中，改变所述沟槽的所述轮廓包括实施干法蚀刻工艺、湿法蚀刻工艺、或者其组合； 其中，实施所述湿法蚀刻工艺包括在室温下使用四甲基氢氧化铵(TMAH)蚀刻溶液； 其中实施所述干法蚀刻工艺包括：使用包括含氯的蚀刻化学品的偏置。
7、等离子体蚀刻工 艺。 9.一种方法，包括： 在半导体衬底上方形成栅极堆叠件，其中所述栅极堆叠件插入源极区和漏极区； 分别在所述源极区和所述漏极区形成n型掺杂区，其中所述n型掺杂区与所述栅极堆 叠件对准； 实施零偏置等离子体蚀刻工艺，使用含氯的蚀刻化学品以选择性地去除所述n型掺杂 区，从而在所述源极区和所述漏极区形成沟槽；以及 实施蚀刻工艺以改变所述沟槽的轮廓。 10.根据权利要求9所述的方法，其中实施所述蚀刻工艺包括在室温下使用四甲基氢 氧化铵(TMAH)蚀刻溶液。 权 利 要 求 书CN 102881576 A 1/8页 4 自对准源极和漏极结构及其制造方法 技术领域 0001 本发明涉及半。
8、导体领域，具体而言，本发明涉及源极和漏极结构及其制造方法。 背景技术 0002 半导体集成电路(IC)产业经历了快速生长。在IC发展的过程中，一般而言，功 能密度(即每芯片区面积中互连器件的数量)增加了，同时几何大小(即采用制造工艺能 够形成的最小元件(或者线)缩小了。这种按比例缩小的工艺通常通过增加生产效率并 降低相关成本提供益处。这种按比例缩小也增加了加工和制造IC的复杂性，因此为了实现 这些进步，在IC制造方面需要类似的发展。例如，当诸如金属氧化物半导体场效应晶体管 (MOSFET)的半导体器件通过各种技术节点按比例缩小时，已采用外延(epi)半导体材料实 现应变的源极/漏极部件(例如，。
9、应激源区)，以增强载流子迁移率并改进器件性能。形成 具有应激源区的MOSFET通常应用外延生长的硅(Si)来形成用于n型器件的凸起的源极和 漏极部件，以及应用外延生长硅锗(SiGe)来形成用于p型器件的凸起的源极和漏极部件。 已应用针对这些源极和漏极部件的形状、结构和材料的各种技术，来进一步改进晶体管器 件的性能。虽然通常现有方法已足以实现它们的预期目的，但在各方面尚不是完全令人满 意的。 发明内容 0003 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种方法，包 括：在衬底上方形成栅极结构；在所述衬底中形成掺杂区；实施第一蚀刻工艺以去除所述 掺杂区并在所述衬底中形成沟槽；以及。
10、实施第二蚀刻工艺，所述第二蚀刻工艺通过去除部 分所述衬底而改变所述沟槽。 0004 上述方法进一步包括在所述改变的沟槽中形成源极/漏极部件。 0005 上述方法中，在所述改变的沟槽中形成源极/漏极部件包括在所述改变的沟槽中 外延生长半导体材料。 0006 上述方法进一步包括在实施所述第一蚀刻工艺之前形成与所述栅极结构的侧壁 相邻的间隔件。 0007 上述方法中，在所述衬底中形成所述掺杂区包括以在所述掺杂区和所述衬底之间 获得立体势垒的掺杂浓度形成所述掺杂区。 0008 上述方法中，实施所述第一蚀刻工艺以去除所述衬底中的所述掺杂区包括实施零 偏置等离子体蚀刻工艺，选择性地蚀刻所述掺杂区。 000。
11、9 上述方法中，实施所述零偏置等离子体蚀刻工艺选择性地蚀刻所述掺杂区包括使 用基于氯的蚀刻化学品。 0010 上述方法进一步包括实施退火工艺以改变所述掺杂区的掺杂浓度。 0011 上述方法中实施所述第一蚀刻工艺以在所述衬底中形成所述沟槽包括将所述沟 槽和所述栅极结构自对准。 说 明 书CN 102881576 A 2/8页 5 0012 上述方法中实施所述第一蚀刻工艺包括各向同性地蚀刻所述掺杂区。 0013 根据本发明的另一方面，提供了一种方法，包括：在半导体衬底上方形成栅极结 构；实施注入工艺以在所述半导体衬底中形成掺杂区，其中所述掺杂区与所述栅极结构对 准；形成与所述栅极结构的侧壁相邻的间。
12、隔件，其中所述间隔件被部分地设置在所述掺杂 区的上方；实施零偏置等离子体蚀刻工艺，从所述衬底选择性地蚀刻所述掺杂区以形成沟 槽；以及改变所述沟槽的轮廓。 0014 在上述方法中，实施所述注入工艺以在所述半导体衬底中形成所述掺杂区包括在 所述半导体衬底中注入n型掺杂剂；以及实施所述零偏置等离子体蚀刻工艺以从所述衬底 选择性地蚀刻所述掺杂区以形成沟槽包括使用基于氯的蚀刻化学品。 0015 在上述方法中，在所述半导体衬底中注入n型掺杂剂包括以在所述掺杂区和所述 衬底之间获得立体势垒的掺杂浓度注入所述n型掺杂剂。 0016 在上述方法中，其中所述掺杂浓度大于或者等于约510 19 atoms/cm 3。
13、 。 0017 在上述方法中，其中实施所述注入工艺以在所述半导体衬底中形成所述掺杂区包 括以正交于所述半导体衬底的表面的角度注入掺杂种类和非掺杂种类两者之一。 0018 在上述方法中，其中实施所述注入工艺以在所述半导体衬底中形成所述掺杂区包 括以与所述半导体衬底的表面的法线倾斜的角度注入掺杂种类和非掺杂种类两者之一。 0019 上述方法中进一步包括外延生长半导体材料以填充具有所述改变的轮廓的所述 沟槽。 0020 在上述方法中，其中改变所述沟槽的所述轮廓包括实施干法蚀刻工艺、湿法蚀刻 工艺、或者其组合。 0021 在上述方法中，其中实施所述湿法蚀刻工艺包括在室温下使用四甲基氢氧化铵 (TMAH。
14、)蚀刻溶液。 0022 在上述方法中，其中实施所述干法蚀刻工艺包括：使用包括含氯的蚀刻化学品的 偏置等离子体蚀刻工艺。 0023 根据本发明的又一方面，提供了一种方法，包括：在半导体衬底上方形成栅极堆叠 件，其中所述栅极堆叠件插入源极区和漏极区；分别在所述源极区和所述漏极区形成n型 掺杂区，其中所述n型掺杂区与所述栅极堆叠件对准；实施零偏置等离子体蚀刻工艺，使用 含氯的蚀刻化学品以选择性地去除所述n型掺杂区，从而在所述源极区和所述漏极区形成 沟槽；以及实施蚀刻工艺以改变所述沟槽的轮廓。 0024 在上述方法中，其中实施所述蚀刻工艺包括在室温下使用四甲基氢氧化铵(TMAH) 蚀刻溶液。 附图说明。
15、 0025 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调 的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际 上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。 0026 图1是根据本发明的实施例的用于制造集成电路器件的方法的流程图。 0027 图2至图7是在根据图1的方法的各个制造阶段期间，集成电路器件的实施例的 各种图示剖面图。 说 明 书CN 102881576 A 3/8页 6 具体实施方式 0028 为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在 下面描述元件和布置的特定实例以简化本发明。当然这些仅。
16、仅是实例并不打算用于限定。 例如，随后描述中第一部件在第二部件上或者上方的形成可以包括其中第一部件和第二部 件以直接接触形成的实施例，并且也可以包括其中在第一部件和第二部件之间可以形成额 外的部件，从而使第一部件和第二部件不直接接触的实施例。另外，本公开可能在各个实施 例中重复参考数字和/或字母。这种重复只是为了简明和清楚的目的，且其本身并不指定 各个实施例和/或所讨论的结构之间的关系。 0029 图1是根据本发明的各个方面的用于制造集成电路器件的方法100的实施例的流 程图。方法100开始于框110，在框110中，在衬底上方形成栅极结构。在框120中，在衬底 中形成掺杂区从而使得掺杂区和衬底。
17、之间获得立体势垒(steric barrier)，其中掺杂区与 栅极结构对准。在框130中，实施第一蚀刻工艺以在衬底中形成沟槽，其中立体势垒限制第 一蚀刻工艺去除衬底中的掺杂区。方法继续至框140，在框140中，实施第二蚀刻工艺，通过 去除衬底的一部分改变沟槽。方法100可以继续完成集成电路器件的制造。对于方法的其 他实施例，在方法100之前、期间和之后可以提供其他步骤，并且所描述的一些步骤可以被 替换或者消除。下面的讨论示出了能够根据图1的方法100制造的集成电路器件的各个实 施例。 0030 图2至图7是在根据图1的方法100的各个制造阶段期间，集成电路器件200的 实施例的图示剖面图。为。
18、了清楚起见，已简化了图2至图7，以更好地理解本发明的发明概 念。在所述的实施例中，如将在下面进一步讨论的，集成电路器件200包括场效应晶体管器 件，比如n-沟道场效应晶体管(NFET)和p-沟道场效应晶体管(PFET)。集成电路器件200 可以进一步包括存储单元和/或逻辑电路；无源元件比如电阻器、电容器、电感器和/或熔 丝；以及有源元件，比如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导 体晶体管(CMOS)、高电压晶体管、和/或高频率晶体管；其他适当的元件；或者其组合。对 于集成电路器件200的其他实施例，可以在集成电路器件200中添加其他部件，并且下面所 述的一些部件可以。
19、被替换或者消除。 0031 在图2中，提供衬底210。在所述的实施例中，衬底210是包括硅的半导体衬底。 而且，在所述的实施例中，衬底210是未掺杂的或者轻度p型掺杂的衬底。衬底可以是轻 度n型掺杂的衬底。可选地或者另外地，衬底210包括另一元素半导体，比如锗；化合物半 导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、 GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者其组合。在又一个可选实施 例中，衬底210是绝缘体上半导体(SOI)。在其他可选实施例中，半导体衬底210可以包括 掺杂的外延层、梯度半导体层、。
20、和/或在另一不同类型的半导体层之上的半导体层，比如硅 锗层上硅层。 0032 衬底210可以包括取决于集成电路器件200的设计要求的各种掺杂区(比如p型 阱或者n型阱)。通过离子注入工艺、扩散工艺、其他合适的工艺、或者其组合形成掺杂区。 掺杂区可以掺杂有p型掺杂剂，比如硼或者BF 2 ；n型掺杂剂，比如磷或者砷；或者其组合。可 以直接在衬底210上、P-阱结构中、N-阱结构中、双阱结构中或者使用凸起的结构形成掺杂 说 明 书CN 102881576 A 4/8页 7 区。集成电路器件200可以包括NFET器件和/或PFET器件，并因此，衬底210可以包括配 置用于NFET器件和/或PFET器件。
21、的各种掺杂区。 0033 可以在衬底210中形成隔离部件以隔离各区域和/或衬底210的器件。隔离部件 利用隔离技术比如硅的局部氧化(LOCOS)和/或浅沟槽隔离(STI)，以界定并电隔离各区 域。隔离部件包括氧化硅、氮化硅、氮氧化硅、其他合适的材料、或者其组合。通过任何适当 的工艺形成隔离部件。作为一个实例，形成STI包括采用光刻工艺以暴露衬底的一部分，在 衬底的暴露部分中蚀刻沟槽(例如，通过使用干法蚀刻和/或湿法蚀刻)，以及用一种或多 种介电材料填充沟槽(例如，通过采用化学汽相沉积工艺)。例如，填充过的沟槽可以具有 多层结构，比如用氮化硅或者氧化硅填充的热氧化衬垫层。 0034 在衬底210。
22、上方设置栅极结构220和栅极结构221。通过沉积、光刻图案化、蚀刻 工艺、或者其组合形成栅极结构220和221。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉 积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离 子体CVD(RPCVD)、等离子体增强CVD(PECVD)、电镀、其他适当的沉积方法、或者其组合。光 刻图案化工艺包括光刻胶涂布(比如旋转涂布)、软烘焙、掩模对准、暴露、暴露后烘焙、显 影光刻胶、冲洗、干燥(例如，硬烘焙)、其他适当的工艺、或者其组合。可选地，用其他适当 的方法，比如无掩模光刻、电子束书写或者离子束书写实施或者。
23、替代光刻暴露工艺。蚀刻工 艺包括干法蚀刻、湿法蚀刻、其他蚀刻方法、或者其组合。 0035 在所述的实施例中，栅极结构220和221包括栅极介电层222和栅极层224(被称 为栅电极)。栅极介电层222和栅极层224形成栅极结构220和221的栅极堆叠件。栅极 堆叠件可以包括众多其他层，例如，封盖层、界面层、扩散层、阻挡层、硬掩模层、其他合适的 层、或者其组合。栅极介电层222设置在衬底210上方并包含介电材料，比如氧化硅、氧氮 化硅、氮化硅、高k介电材料、其他合适的介电材料、或者其组合。示例性高k介电材料包括 HfO 2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他合适。
24、的材料、或者其组合。栅极介电层222 可以包括多层结构。例如，栅极介电层222可以包括界面层、以及在界面层上形成的高k介 电材料层。示例性界面层可以是通过热工艺或者ALD工艺形成的生长氧化硅层。 0036 在栅极介电层222上方设置栅极层224。在所述的实施例中，栅极层224是多晶体 硅(多晶硅)层。可以对多晶硅层进行掺杂用于达到适当的导电性。可选地，例如，如果多 晶硅作为将在随后的栅极替换工艺中被替换的伪栅极起作用，则对多晶硅不进行掺杂。可 选地，栅极层224包括具有适当的功函数的导电层，因此，栅极层224也可以被称为功函数 层。功函数层包括任何合适的材料，从而使该层能够被调谐以具有适当的功。
25、函数用于强化 相关器件的性能。例如，如果期望用于PFET器件的p型功函数金属(p-金属)，则可以使 用TiN或者TaN。另一方面，如果期望用于NFET器件的n型功函数金属(n-金属)，则可以 使用Ta、TiAl、TiAlN、或者TaCN。功函数层可以包括掺杂的导电氧化物材料。栅极层224 可以包括其他导电材料，比如铝、铜、钨、金属合金、金属硅化物、其他合适的材料、或者其组 合。例如，在栅极层224包括功函数层的情况下，在功函数层上方可以形成另一导电层。 0037 在图3中，工艺230在衬底210的源极区和漏极区中形成掺杂区232。工艺230包 括离子注入工艺、扩散工艺、其他合适的工艺、或者其组。
26、合。其中工艺230采用离子注入工 艺，可以以正交于衬底210的表面的角度或者以倾斜于衬底210的表面的法线的角度(换 句话说，倾斜角离子注入)注入掺杂种类或者非掺杂种类。掺杂区232形成在衬底210中， 说 明 书CN 102881576 A 5/8页 8 被栅极结构220和221插入。例如，掺杂区232与栅极结构220和221的栅极堆叠件(栅 极介电层222和栅极层224)的侧壁对准。掺杂区232从衬底210的表面至衬底210中延 伸深度X。在实例中，掺杂区232的深度X为约5nm至约50nm。在所述的实施例中，掺杂区 232掺杂有n型掺杂剂比如砷(As)。可选地或者另外地，掺杂区232掺杂。
27、有另一n型掺杂 剂比如磷(P)或者锑(Sb)。在又一个可选实施例中，用p型掺杂剂比如硼或者BF 2 掺杂掺 杂区232。如下面进一步所述的，掺杂区232的掺杂浓度足以在掺杂区232和衬底210之间 引起立体势垒。例如，掺杂区232是重掺杂的n-型区。在实例中，掺杂浓度大于或者等于 约510 19 atoms/cm 3 。本领域技术人员将意识到术语轻掺杂和重掺杂是描述区域的掺杂浓 度的专门术语，区域的掺杂浓度取决于具体的器件类型、技术代、最小部件大小和/或其他 因素。因此，轻掺杂和重掺杂应根据正在评价的技术进行解释，并且不限于本文所述的实施 例。可以使用一个或者多个退火工艺来改变掺杂区232的掺。
28、杂浓度。 0038 在图4中，对栅极结构220和221形成间隔件(spacer)。在所述实施例中，采用 合适的工艺形成间隔件240。例如，在集成电路器件200上方均厚沉积介电层，比如氮化硅 层；并且然后，对氮化硅层进行各向异性地蚀刻以去除氮化硅层，从而形成如图4中所示出 的间隔件240。邻近栅极结构220和221的栅极堆叠件(栅极介电层222和栅极层224)的 侧壁设置间隔件240。可选地或者另外地，间隔件240包括另一介电材料，比如氧化硅、氮 碳化硅、或者其组合。间隔件240具有厚度d，其叠盖一部分掺杂区232。在实例中，掺杂区 232的厚度d为约3nm至约30nm。 0039 在图5中，蚀。
29、刻工艺250去除衬底210的一部分以在衬底210中形成沟槽252。在 所述实施例中，蚀刻工艺250利用干法蚀刻工艺，具体而言为等离子体蚀刻工艺。干法蚀刻 工艺具有能够调谐以达到改变沟槽252的轮廓的蚀刻参数，比如所用的蚀刻剂、蚀刻温度、 蚀刻溶液浓度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、和其他合适的 参数。在所述的实施例中，蚀刻工艺250是零偏置等离子体蚀刻工艺，使用基于氯的蚀刻化 学品(chemistry)形成沟槽252。可选地，零偏置蚀刻工艺可以使用其他基于卤素的蚀刻化 学品。在实例中，干法蚀刻工艺包括：蚀刻压力为约1mT至约100mT，电源功率为约100W至 约2。
30、,000W，RF偏置电压为约0V，Cl 2 气流量为约1sccm至约500sccm，以及He气流量为约 1sccm至约1,000sccm。在蚀刻工艺250之后，可以用氢氟酸(HF)溶液或者其他合适的溶 液实施预清洗工艺以清洗沟槽252。 0040 在图5中，沟槽252可以具有与掺杂区232的轮廓基本上相似的轮廓。例如，沟槽 252与栅极结构220和221对准。蚀刻工艺250因此可以被称为自对准蚀刻工艺，意指沟 槽252的轮廓与栅极结构220和221自对准。在所述的实施例中，出现这种现象是因为(1) 使用基于氯的蚀刻化学品的零偏置等离子体蚀刻工艺能够各向同性地蚀刻重掺杂硅(本 文是指重掺杂n型硅。
31、掺杂区232)以及(2)使用基于氯的蚀刻化学品的零偏置等离子体蚀 刻工艺对于掺杂区232和衬底210之间的立体势垒敏感，从而使得当去除衬底210的一部 分时，蚀刻工艺250受限于掺杂区232。就各向同性地蚀刻衬底210而言，沟槽252的轮廓 (与栅极结构220和221自对准)与间隔件240的厚度无关。因此，达到了沟槽252的期望 轮廓，即使每个间隔件240的厚度不同。就立体势垒而言，在所述的实施例中，蚀刻工艺250 依赖于立体位阻现象，该立体位阻现象阻碍低能Cl原子到达衬底210的表面Si-Si键(衬 底210的未掺杂的或者轻掺杂的部分)，同时掺杂区232的更高费米能级(Fermi level。
32、)促 说 明 书CN 102881576 A 6/8页 9 进电荷转移，容许在表面Si和所吸收的Cl之间形成另一离子键，该离子键反过来容许后面 的低能Cl进入Si的其他位点，并因此蚀刻掺杂区232的硅部分，而不蚀刻衬底210的硅部 分。衬底210(具体而言是衬底210的未掺杂的和轻掺杂的部分)因此充当蚀刻停止层。可 以使用掺杂区232和蚀刻化学品的其他组合来达到与图5中所示出的轮廓相似的轮廓。 0041 在图6中，蚀刻工艺260进一步去除衬底210的一部分以改变沟槽252的轮廓， 在衬底210中形成沟槽262。蚀刻工艺包括干法蚀刻工艺、湿法蚀刻工艺、或者其组合。干 法和湿法蚀刻工艺具有能够被调。
33、谐的蚀刻参数，比如所用的蚀刻剂、蚀刻温度、蚀刻溶液浓 度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、以及其他合适的参数。在 所述的实施例中，蚀刻工艺260使用湿法蚀刻工艺。湿法蚀刻溶液可以包括NH 4 OH、KOH(氢 氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿法蚀刻溶液、或者其组合。 在实例中，湿法蚀刻工艺在室温下应用TMAH溶液。可选地，蚀刻工艺260使用干法蚀刻工 艺。例如，干法蚀刻工艺是使用基于氯的化学品的偏置等离子体蚀刻工艺。使用基于氯的 化学品的偏置等离子体蚀刻工艺可以各向异性地蚀刻衬底210。在实例中，干法蚀刻工艺包 括：蚀刻压力为约1m。
34、T至约100mT，电源功率为约100W至约2,000W，RF偏置电压为约50V 至约500V，Cl 2 气流量为约10sccm至约1,000sccm，以及惰性气体(比如Ar或者He)流量 为约10sccm至约1,000sccm。在蚀刻工艺260之后，可以用氢氟酸(HF)溶液或者其他合适 的溶液实施预清洗工艺以清洗沟槽262。 0042 在所述的实施例中，沟槽的蚀刻轮廓由衬底210的面263A、263B、263C、263D和 263E界定。面263A、263B、263C和263D可以被称为浅面，而面263E可以被称为底面。在 所述的实施例中，沟槽262的蚀刻轮廓由衬底210的111晶体学平面中的。
35、面263A、263B、 263C和263D以及衬底210的100晶体学平面中的面263E界定。虽然两个111平面 之间的理论角度是约109.5，但是根据蚀刻条件和局部衬底掺杂水平，浅面263A和263B 以及263C和263D之间的角度可以不同于该理论值。在实例中，浅面263A和263B之间的 角度是约90.0至约180.0；面263B和263E之间的角度是约120.0至约170.0；浅 面263C和263D之间的角度是约90.0至约180.0；以及衬底210的面263D和263E之 间的角度是约120.0至约170.0。沟槽262进一步界定尖端264的尖端深度(或者高 度)。尖端深度定义为衬。
36、底210的顶面和面263A与263B的交叉点(或者面263C和263D 的交叉点)之间的距离。在所述的实施例中，沟槽262的蚀刻轮廓达到的尖端深度是掺杂 区232的深度X的约0.5倍(换句话说，尖端深度约0.5X)。因此，可以改变掺杂区232 的深度以达到取决于集成电路器件200的设计要求的期望的尖端深度。 0043 在图7中，在凹槽262中形成半导体材料以形成应变结构。半导体材料在凹槽262 中形成源极和漏极部件270。源极和漏极部件270可选地被称为凸起的源极和漏极部件。 在所述的实施例中，实施外延附生或外延(epi)工艺以在凹槽262中沉积半导体材料。外 延工艺可以包括选择性外延生长(S。
37、EG)工艺、CVD沉积技术(例如，汽相外延(VPE)和/或 超高真空CVD(UHV-CVD)、分子束外延、其他合适的外延工艺、或者其组合。外延工艺可以使 用气态和/或液态前体，该气态和/或液态前体可以与衬底210的组分相互作用。在实例 中，其中NFET器件是期望的，源极和漏极部件270包括外延生长硅(外延Si)。可选地，其 中PFET器件是期望的，源极和漏极部件270包括外延生长硅锗(SiGe)。在外延工艺期间源 极和漏极部件270可以是原位掺杂的或者未掺杂的。例如，外延生长SiGe源极和漏极部件 说 明 书CN 102881576 A 7/8页 10 可以掺杂有硼；并且外延生长Si外延源极和。
38、漏极部件可以掺杂有碳以形成Si:C源极和漏 极部件，掺杂有磷以形成Si:P源极和漏极部件，或者掺杂有碳和磷两者以形成SiCP源极和 漏极部件。当源极和漏极部件是未掺杂的，应当理解可以在随后的工艺中对它们进行掺杂。 可以通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气体和/或固体源扩散工艺、 其他合适的工艺、或者其组合实现掺杂。可以对源极和漏极部件270进一步进行退火工艺， 比如快速热退火工艺。 0044 沟槽262的蚀刻轮廓，以及由此得到的源极和漏极部件270的轮廓提高了集成电 路器件200的性能。例如，沟槽262(以及由此得到的源极和漏极部件)相对于栅极结构 220和221的位置直。
39、接影响任何由源极和漏极部件270引入的应力和应变。在所述的实施 例中，上面所述的自对准注入和蚀刻工艺确保使沟槽262(并最终使源极和漏极部件270) 与栅极结构220和221自对准，这增强了由源极和漏极部件270对集成电路器件200的沟 道(在所述的实施例中，其分别设置在栅极结构220和221的下面并被界定在源极和漏极 部件270之间)引入的任何应变或者应力。增强的应变或者应力提供了强化的器件性能。 除了应变或者应力增强以外，自对准的源极和漏极部件也对短沟道效应(SCE)的控制提供 改进，因为通过自对准源极和漏极部件可以控制掺杂剂分布。对源极、栅极和漏极结构之间 的相对位置的精准控制提供了控制。
40、短沟道效应的关键。而且，所公开的自对准注入和蚀刻 工艺提供1个原子层内的接近性控制，从而为获得期望的尖端接近性和尖端高度提供更好 的控制。不同的实施例可以具有不同的优点，并且没有特定优点是任何实施例必然需要的。 0045 如下面所简要讨论的，可以实施其他加工以形成集成电路的其他部件。例如，可以 通过离子注入诸如磷或者砷的n型掺杂剂，或者诸如硼的p型掺杂剂形成轻掺杂源极和漏 极(LDD)部件和/或重掺杂源极和漏极(HDD)部件。在所述实施例中，在任何时间都可以 形成LDD和/或HDD区。另外，例如在源极和漏极部件270上形成硅化物部件，以减少接触 电阻。可以采用自对准多晶硅化物工艺在源极和漏极部。
41、件上形成硅化物部件，该自对准多 晶硅化物工艺可以包括沉积金属层，退火金属层从而使金属层能够与硅反应形成硅化物， 以及随后去除未反应的金属层。 0046 在实例中，在衬底上形成层间介电(ILD)层，并对衬底进一步应用化学机械抛光 (CMP)工艺以平坦化衬底。而且，可以在形成ILD层之前在栅极结构220和221的顶部上形 成接触蚀刻停止层(CESL)。在实施例中，栅极层224在最终器件中保留多晶硅(poly)。在 另一个实施例中，在后栅极或者栅极替换工艺中去除并用金属替换多晶硅。在后栅极工艺 中，继续在ILD层上实施CMP工艺以暴露栅极结构的多晶硅，并且实施蚀刻工艺以去除多晶 硅，从而形成沟槽。沟。
42、槽填充有用于PFET器件和NFET器件的适当的功函数金属(例如，p 型功函数金属和n型功函数金属)。 0047 在实例中，在衬底210上方，比如在ILD层上方形成包括金属层和金属层间介电 (IMD)层的多层互连(MLI)，以电连接集成电路器件200的各种部件或者结构。多层互连包 括纵向互连，比如通孔或者接触件，和横向互连，比如金属线。各种互连部件可以应用各种 导电材料，包括铝、铜、钛、钨、其合金、硅化物材料、其他合适的材料、或者其组合。在一个实 例中，使用镶嵌工艺来形成铜多层互连结构。 0048 集成电路器件200仅作为一个实例。集成电路器件200可以用于各种用途，诸如 数字电路、成像传感器器。
43、件、异质半导体器件、动态随机访问存储器(DRAM)单元、单电子晶 说 明 书CN 102881576 A 10 8/8页 11 体管(SET)、和/或其他微电子器件(在本文共同被称为微电子器件)。当然，本发明的各 方面也适用于和/或很容易适应于其他类型的晶体管，包括单栅极晶体管、双栅极晶体管、 和其他多栅极晶体管；并可以应用于许多不同的用途，包括传感器单元、存储器单元、逻辑 单元、和其他。 0049 本发明提供了许多不同的实施例。在一种方法中包括：在衬底上方形成栅极结构； 在衬底中形成掺杂区从而使在掺杂区和衬底之间获得立体势垒，其中掺杂区被栅极结构插 入；实施第一蚀刻工艺以去除掺杂区以在衬底中。
44、形成沟槽，其中立体势垒限制第一蚀刻工 艺去除衬底中的掺杂区；以及实施第二蚀刻工艺，通过去除衬底的一部分改变沟槽。该方法 可以进一步包括在沟槽中形成源极/漏极部件。在实例中，在沟槽中形成源极/漏极部件 包括在沟槽中外延生长半导体材料。该方法进一步包括在实施第一蚀刻工艺之前形成与栅 极结构的侧壁相邻的间隔件。在实例中，在衬底中形成掺杂区从而使在掺杂区和衬底之间 获得立体势垒，并且所述衬底包括掺杂区，该掺杂区具有获得立体势垒的掺杂浓度。实施第 一蚀刻工艺可以包括实施零偏置等离子体蚀刻工艺，选择性地蚀刻掺杂区。零偏置等离子 体掺杂工艺可以使用基于氯的蚀刻化学品。该方法进一步包括实施退火工艺，以改变掺杂。
45、 区的掺杂浓度。实施第一蚀刻工艺可以包括自对准沟槽和栅极结构和/或各向同性地蚀刻 掺杂区。 0050 在另一个实例中，一种方法包括：在半导体衬底上方形成栅极结构；实施注入工 艺以在半导体衬底中形成掺杂区，其中掺杂区与栅极结构对准；形成与栅极结构的侧壁相 邻的间隔件，其中在掺杂区上方部分地设置间隔件；实施零偏置等离子体蚀刻工艺，从衬底 选择性地蚀刻掺杂区以形成沟槽；以及改变沟槽的轮廓。实施注入工艺可以包括在半导体 衬底中注入n型掺杂剂，以及实施零偏置等离子体蚀刻工艺可以包括使用基于氯的蚀刻化 学品。注入n型掺杂剂可以包括采用在掺杂区和衬底之间达到立体势垒的掺杂浓度注入n 型掺杂剂。掺杂浓度可以大。
46、于或者等于约510 19 个原子/cm 3 。该方法可以进一步包括外 延生长半导体材料以填充具有改变的轮廓的沟槽。改变沟槽的轮廓可以包括实施干法蚀刻 工艺，采用包括含氯的蚀刻化学品的偏置等离子体蚀刻工艺。更改沟槽的轮廓可以包括实 施湿法蚀刻工艺，在室温下使用四甲基氢氧化铵(TMAH)蚀刻溶液。 0051 在又一个实例中，一种方法包括：在半导体衬底上方形成栅极堆叠件，其中栅极堆 叠件插入源极区和漏极区；分别在源极区和漏极区形成n型掺杂区，其中n型掺杂区与栅极 堆叠件对准；实施零偏置等离子体蚀刻工艺，使用含氯的蚀刻化学品以选择性地去除n型 掺杂区，从而在源极区和漏极区形成沟槽；以及实施蚀刻工艺以更。
47、改沟槽的轮廓。实施蚀刻 工艺可以包括在室温下使用四甲基氢氧化铵(TMAH)蚀刻溶液。 0052 上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各 个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或者更改其 他工艺和结构，用于达到与本文所介绍的实施例相同的目的和/或实现相同的优点。本领 域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本 发明的精神和范围的情况下，可以进行多种变化、替换以及改变。 说 明 书CN 102881576 A 11 1/7页 12 图1 说 明 书 附 图CN 102881576 A 12 2/7页 13 图2 说 明 书 附 图CN 102881576 A 13 3/7页 14 图3 说 明 书 附 图CN 102881576 A 14 4/7页 15 图4 说 明 书 附 图CN 102881576 A 15 5/7页 16 图5 说 明 书 附 图CN 102881576 A 16 6/7页 17 图6 说 明 书 附 图CN 102881576 A 17 7/7页 18 图7 说 明 书 附 图CN 102881576 A 18 。