用于集成电路的衬底及其形成方法.pdf

摘要
申请专利号：	CN201010574562.9	申请日：	2010.11.30
公开号：	CN102479742A	公开日：	2012.05.30
当前法律状态：	驳回	有效性：	无权
法律详情：	发明专利申请公布后的驳回IPC(主分类):H01L 21/762申请公布日:20120530\|\|\|实质审查的生效IPC(主分类):H01L 21/762申请日:20101130\|\|\|公开
IPC分类号：	H01L21/762; H01L21/02; H01L29/06	主分类号：	H01L21/762
申请人：	中国科学院微电子研究所
发明人：	钟汇才; 梁擎擎; 尹海洲; 骆志炯
地址：	100029 北京市朝阳区北土城西路3号
优先权：
专利代理机构：	中国专利代理(香港)有限公司 72001	代理人：	李娜;王洪斌
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内容摘要

本发明涉及用于集成电路的衬底及其形成方法。该方法包括：在体硅材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部分，该第一部分用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。

权利要求书

1：一种制造衬底的方法，该方法包括如下步骤：在体硅材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部分，该第一部分用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。2：根据权利要求 1 的方法，其中在体硅材料上形成硬掩膜层之前，在体硅材料上形成另一半导体层，并且蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部分还包括蚀刻所述另一半导体层。3：根据权利要求 1 的方法，其中所述另一半导体层由 SiGe、 GaAs、 GaAlN、 GaN、 SiC 或 III-V 族三元混晶半导体形成。4：根据权利要求 1 或 2 的方法，其中在所述沟槽的侧壁上形成电介质膜的步骤包括如下步骤：在所述硬掩膜层、所述沟槽的侧壁以及所述沟槽的底部共形地形成电介质膜；以及蚀刻所述电介质膜，使得仅在所述沟槽的侧壁上保留所述电介质膜。5：根据权利要求 1 或 2 的方法，其中在所述沟槽的第一及第二部分中填充介电材料之前除去在所述沟槽的侧壁上形成的电介质膜。6：根据权利要求 1 或 2 的方法，使用选择性湿法化学蚀刻来形成沟槽的所述第二部分，使得该第二部分的侧壁具有∑形状。7：根据权利要求 1 或 2 的方法，其中所述第一部分的深度为 10-1000nm，且所述第二部分的深度为 10-100nm。8：一种制造衬底的方法，该方法包括如下步骤：在形成了半导体层的体硅材料上形成硬掩膜层，该半导体层是 SiGe、 GaAs、 GaAlN、 GaN、 SiC 或 III-V 族三元混晶半导体层；蚀刻该硬掩膜层以及该半导体层以形成至少一个沟槽的第一部分，该第一部分贯穿所述半导体层并且用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。9：一种制造衬底的方法，该方法包括：在体半导体材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体半导体材料以形成至少一个沟槽的第一部分，该第一部分用 2 于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全绝缘化所述第二部分之间以及所述第二部分与所述体半导体材料的外侧之间的所述体半导体材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。10：一种衬底，包括：体半导体材料衬底；位于该体半导体材料衬底上的电介质层；位于所述电介质层上的半导体层，所述半导体层与所述体半导体材料衬底由相同的材料形成；至少一个沟槽，所述至少一个沟槽中的每一个具有第一部分和第二部分，所述第一部分位于所述半导体层中用于形成浅沟槽隔离，所述第二部分位于所述电介质层中并且贯穿所述电介质层，其中所述电介质层是通过氧化或氮化所述体半导体材料衬底的一部分而形成的；并且所述沟槽的第一部分和第二部分中填充有同样的电介质材料，该电介质材料不同于所述电介质层的电介质材料。11：根据权利要求 9 所述的衬底，其中所述半导体层与所述体半导体材料均由硅形成，所述电介质层由氧化硅或氮化硅形成，且所述电介质材料是氧化硅、氮化硅、应力氮化硅或其组合。12：根据权利要求 8 或 9 所述的衬底，其中还包括位于所述半导体层上方的另一半导体层，所述沟槽的第一部分也贯穿该另一半导体层。13：根据权利要求 12 所述的衬底，其中所述另一半导体层由 SiGe、 GaAs、 GaAlN、 GaN、 SiC 或 III-V 族三元混晶半导体形成。14：根据权利要求 9 或 10 所述的衬底，其中所述第二部分的侧壁具有∑形状。15：一种衬底，包括：体硅衬底；位于该体硅衬底上的电介质层；位于所述电介质层上的半导体层，该半导体层由 SiGe、 GaAs、 GaAlN、 GaN、 SiC 或 III-V 族三元混晶半导体形成；至少一个沟槽，所述至少一个沟槽中的每一个具有第一部分和第二部分，所述第一部分贯穿所述半导体层用于形成浅沟槽隔离，所述第二部分位于所述电介质层中并且贯穿所述电介质层，其中所述电介质层是通过氧化或氮化所述体硅衬底的一部分而形成的；并且其中所述沟槽的第一部分和第二部分中填充有同样的电介质，该电介质不同于形成所述电介质层的材料。

说明书

用于集成电路的衬底及其形成方法
    【技术领域】
     本发明涉及集成电路制造领域，尤其涉及用于集成电路的衬底及其制造方法。背景技术在集成电路制造工艺中，常常使用绝缘体上硅 (SOI) 衬底结合浅沟槽隔离 (STI) 来实现器件之间的完全隔离。附图 4a-d 示出了一种现有技术中用于制造 SOI 衬底的方法。该方法使用硅晶片来制造 SOI 衬底，形成每个 SOI 衬底需要两个硅晶片。图 5a-d 示出了另一种制造 SOI 衬底的方法，该方法利用智能切割 (Smart Cut) 技术提高了硅晶片的利用率。图 6 示出了在 SOI 衬底上形成 STI 以实现器件的完全隔离。现有技术中形成 SOI 衬底的方法复杂且由于使用硅晶片数量多而昂贵，这大大限制了 SOI 衬底在集成电路工业中的广泛应用。因此，需要一种技术来代替现有 SOI 衬底制造方法，以简化工艺和降低成本。
     发明内容本发明的目的是提供一种全新的方法来制造用于集成电路的衬底。本发明的方法通过在体材料上引入形成浅沟道隔离 (STI) 的原始工艺流，实现了与 SOI 衬底相同的器件隔离效果。
     与现有技术相比，本发明使用廉价的体材料，降低了成本，并且本发明的衬底形成方法基于浅沟槽隔离工艺流，使得实现器件完全隔离所需的工艺流程大大简化。
     根据本发明的一种衬底制造方法包括步骤：在体硅材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部分，该第一部分用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。
     根据本发明的另一种衬底制造方法包括步骤：在形成了氮化镓层或碳化硅层的体硅材料上形成硬掩膜层；蚀刻该硬掩膜层以及该氮化镓层或碳化硅层以形成至少一个沟槽的第一部分，该第一部分贯穿所述氮化镓层或碳化硅层并且用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。
     根据本发明的又一种制造衬底的方法包括步骤：在体半导体材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体半导体材料以形成至少一个沟槽的第一部分，该第一部分用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全绝缘化所述第二部分之间以及所述第二部分与所述体半导体材料的外侧之间的所述体半导体材料的部分；在所述沟槽的第一及第
     二部分中填充介电材料；以及除去所述硬掩膜层。
     本发明还提供一种用于集成电路的衬底，该衬底包括：体半导体材料衬底；位于该体半导体材料衬底上的电介质层；位于所述电介质层上的半导体层，所述半导体层与所述体半导体材料衬底由相同的材料形成；至少一个沟槽，所述至少一个沟槽中的每一个具有第一部分和第二部分，所述第一部分位于所述半导体层中用于形成浅沟槽隔离，所述第二部分位于所述电介质层中并且贯穿所述电介质层，其中所述电介质层是通过氧化或氮化所述体半导体材料衬底的一部分而形成的；并且所述沟槽的第一部分和第二部分中填充有同样的电介质材料，该电介质材料不同于所述电介质层的电介质材料。
     根据本发明的另一种衬底包括：体硅衬底；位于该体硅衬底上的电介质层；位于所述电介质层上的半导体层，该半导体层由碳化硅或氮化镓形成；至少一个沟槽，所述至少一个沟槽中的每一个具有第一部分和第二部分，所述第一部分贯穿所述半导体层用于形成浅沟槽隔离，所述第二部分位于所述电介质层中并且贯穿所述电介质层，其中所述电介质层是通过氧化或氮化所述体硅衬底的一部分而形成的；并且其中所述沟槽的第一部分和第二部分中填充有同样的电介质，该电介质不同于形成所述电介质层的材料。附图说明图 1a-d 示出了根据本发明不同实施例的衬底的示意图。
     图 2a-h 示出了根据本发明的一个实施例制造用于集成电路的衬底的工艺流程的俯视图，图 3a-h 分别示出了沿图 2a-h 中的 AA’ 线截取的横截面示意图。
     图 4a-d 示出了现有技术中形成 SOI 衬底的方法，其中，图 4a 示出了氧化两个硅晶片，图 4b 示出了将氧化后的两个硅晶片键合在一起，图 4c 示出了对上层硅晶片进行研磨，图 4d 示出了经退火和抛光后完成的 SOI 衬底。
     图 5a-d 示出了现有技术中另一种形成 SOI 衬底的方法，其中图 5a 示出了氧化两个硅晶片，图 5b 示出了将氧化后的硅晶片键合在一起，图 5c 示出了利用智能切割技术将上层硅晶片的一部分切割以用于制造另一 SOI 衬底，图 5d 示出了经退火和抛光后完成的 SOI 衬底。
     图 6 示意性地示出了在 SOI 衬底上形成浅沟槽隔离后的结构。
     具体实施方式
     为了使本发明提供的技术方案更加清楚和明白，以下参照附图并结合具体实施例，对本发明进行更详细的描述。附图是示意性的，并不一定按比例绘制，贯穿附图相同的附图标记表示相同的部分。
     图 1a 和 b 分别示出了根据本发明实施例的衬底的剖面图。如图 1a 所示，衬底 100a 包括体半导体材料衬底 1，位于该体半导体材料衬底 1 上的电介质层 2，以及位于电介质层 2 上的第一半导体层 3，其中所述电介质层 2 是通过氧化或氮化所述体半导体材料衬底 1 的一部分而形成的。该衬底 100a 还包括沟槽 4，沟槽 4 具有位于所述体半导体衬底 1 内的第一部分以及位于所述电介质层 2 内的第二部分，沟槽 4 之间的第一半导体层 3 的部分是要形成器件的区域。沟槽 4 内填充有电介质材料 5，该电介质材料 5 不同于所述电介质层 2 的材料。所述第一半导体层 3 与所述体半导体材料衬底 1 由相同的材料形成，例如由 Si 或GaN 等形成。在使用 Si 材料的情况下，所述电介质层 2 例如是氧化硅或氮化硅，所述电介质材料 5 例如可以由氧化硅、氮化硅、应力氮化硅或其组合形成。沟槽 4 的所述第一部分具有 10nm-1000nm 的深度，沟槽 4 的所述第二部分具有 10nm-100nm 的深度。
     图 1b 示出了根据本发明另一实施例的衬底 100b，其与上述衬底 100a 的不同之处仅在于沟槽 4 的第二部分的侧壁具有 “∑” 形状。
     图 1c 示出了根据本发明又一个实施例的衬底 100c。该衬底与图 1a 所示的衬底的不同之处仅在于在第一半导体层 3 上方具有第二半导体层 3’ ，该第二半导体层 3’ 可以由 SiGe、 GaAs、 GaAlN、 GaN、 SiC 或 III-V 族三元混晶半导体 ( 例如， GaxIn1-xAs， AlxIn1-xSb 等 ) 形成，以用于形成基于这些材料的器件。类似地，本发明还提供另一种衬底 100d，如图 1d 中所示，该衬底 100d 与图 1b 所示的衬底的不同之处仅在于在第一半导体层 3 上方具有第二半导体层 3’ ，该半导体层 3’ 可以是 GaN 或 SiC 层。尽管在图 1c 和 1d 中，在第一半导体层 3 上方具有由例如 GaN 或 SiC 层形成的第二半导体层 3’ ，但是实际上可以用第二半导体层 3’ 代替整个第一半导体层 3。
     图 2a-h 示出了根据本发明的一个实施例制造用于集成电路的衬底的工艺流程的俯视图，图 3a-h 分别示出了沿图 2a-h 中的 AA’ 线截取的横截面示意图。
     首先，如图 2a 和 3a 所示，在体硅材料衬底 100 上形成第一硬掩膜层 12 和第二硬掩膜层 13。第一硬掩膜层 12 可以使用 SiO2 形成，第二硬掩膜层 13 可以使用 Si3N4 形成。硬掩膜层的数量或材料并不限于上面描述的情况，本领域技术人员可以根据需要选择合适的层数及材料。此外，尽管在图 2a 中将体硅材料衬底 100 示为方形，然而，应当理解，衬底 100 的形状并不限于此，而是可以是任何形状。
     接下来，利用光刻以及干法或湿法蚀刻在衬底 100 中形成沟槽 4 的第一部分，该第一部分用于浅沟槽隔离，如图 2b 和 3b 中所示。该第一部分的深度 d1 可以为 10-1000nm。虽然在所示的实施例中，沟槽 4 的侧壁垂直于衬底表面，然而，在其它实施例中沟槽 4 的侧壁可以有小的倾斜。此外，沟槽 4 的数量并不受限制，可以是任何所需的数量。
     随后，如图 2c 和 3c 所示，在沟槽 4 的侧壁、暴露的衬底表面以及第二硬掩膜层 13 上共形地沉积电介质薄膜 15，例如 SiO2 或 Si3N4。通过选择性干法蚀刻除去沟槽 4 底部以及第二硬掩膜层 13 上的电介质薄膜 15，使得电介质薄膜 15 仅保留在沟槽 4 的侧壁上 ( 如图 2d 和 3d 所示 )。然而，本发明不限于此，事实上只要保留沟槽 4 的侧壁上的电介质薄膜 15 而除去沟槽 4 底部上的电介质薄膜 15 即可。电介质薄膜 15 的厚度可选择为 3-50nm。
     接下来，可以选择使用干法或湿法蚀刻进一步蚀刻体硅材料衬底 100，使得沟槽 4 加深，形成沟槽 4 的第二部分，沟槽 4 的第二部分的深度 d2 为 10nm-100nm。该第二部分的形状可以是任何所需的形状。例如，在一个优选实施例中，使用选择性湿法化学蚀刻，所形成的第二部分的侧壁的形状是 “∑” 形，如图 3e 所示，形成这种 “∑” 形的侧壁的好处是在后续的工艺步骤中更容易将沟槽的第二部分之间以及沟槽的第二部分与体半导体材料的外侧之间的半导体材料氧化或氮化。当然，该第二部分的侧壁也可以垂直于衬底表面或略微倾斜。取决于该第二部分的形状，蚀刻可以是各向同性或各向异性的。
     “∑” 形沟槽的形成可以是这样的，对于晶面取向为 <100> 衬底，如果通过 TMAH 或 KOH 等腐蚀液进行腐蚀，则将得到沿 {111} 晶面的腐蚀侧壁，这样就形成了 “∑” 形沟槽。
     接下来，以 “∑” 形的第二部分为例来描述进一步的工艺步骤。如图 2f 和 3f 所示，对衬底执行高温或低温氧化，或者高温或低温氮化过程，以完全氧化或氮化要形成器件的区域 17 下方的体硅材料衬底 100 的部分 10，即，体硅材料衬底的部分 10 形成为氧化硅或者氮化硅。该氧化或氮化过程可以使用等离子体或正常的氧化工艺来实现。尽管以氧化或氮化过程作为实例进行说明，但是本领域技术人员可以根据衬底 100 的材料，选择任何合适的方法来使得要形成器件的区域 17 下方的衬底材料完全绝缘化。
     接下来，在沟槽 4 的第一部分及第二部分中填充介电材料，例如氧化硅、氮化硅、应力氮化硅等等或其组合。在填充介电材料之后使用化学机械抛光 (CMP) 方法进行表面平坦化，得到了如图 3g 所示的结构。作为备选实施例，可以在填充介电材料之前通过干法或湿法蚀刻除去沟槽 4 的侧壁上的电介质薄膜 15。
     最后，将第一硬掩膜层 12 和第二硬掩膜层 13 剥离，以得到如图 3h 所示的衬底。之后，可以按照需要，在区域 17 中形成所需的器件。
     尽管以上结合体硅材料描述了本发明的形成衬底的方法，然而，本发明并仅不限于应用于硅材料，本发明还可以应用于采用其它半导体材料 ( 例如， SiGe、 GaAs、 GaAlN、 GaN、 SiC 或诸如 GaxIn1-xAs 和 AlxIn1-xSb 的 III-V 族三元混晶半导体 ) 的 IC 制造工艺。举例而言，可以使用 GaN 体材料代替上面所述的硅体材料。或者，例如，在体硅材料衬底 100 上预先形成另一半导体层，该另一半导体层例如由 SiGe、 GaAs、 GaAlN、 GaN、 SiC 或 III-V 族三元混晶半导体 ( 例如 GaxIn1-xAs， AlxIn 1-xSb) 形成，然后执行如图 3a-3h 所示的工艺流程，即，在图 3a 所示的步骤中，在该另一半导体层上方形成硬掩膜层 12、 13，在图 3b 所示的步骤中，蚀刻硬掩膜层 12、 13，该另一半导体层，和体硅材料衬底，以形成沟槽 4 的第一部分，接下来的工艺步骤与图 3c-3h 相同，在此不再累述。应当注意，在图 3b 所示的步骤中，并不一定要蚀刻体硅材料衬底，即，沟槽 4 的第一部分并不一定要延伸到体硅材料衬底 100 中，而是至少贯穿该另一半导体层即可。
     此外，本发明意义上的集成电路也包括含有诸如发光二极管的光电子器件的集成光电子电路。
     以上通过示例性实施例描述了本发明的晶体管及制造晶体管的方法，然而，这并不意图限制本发明的保护范围。本领域技术人员可以想到的上述实施例的任何修改或变型都落入由所附权利要求限定的本发明的范围内。

资源描述

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1、(10)申请公布号 CN 102479742 A (43)申请公布日 2012.05.30 C N 1 0 2 4 7 9 7 4 2 A *CN102479742A* (21)申请号 201010574562.9 (22)申请日 2010.11.30 H01L 21/762(2006.01) H01L 21/02(2006.01) H01L 29/06(2006.01) (71)申请人中国科学院微电子研究所地址 100029 北京市朝阳区北土城西路3号 (72)发明人钟汇才梁擎擎尹海洲骆志炯 (74)专利代理机构中国专利代理(香港)有限公司 72001 代理人李娜王洪斌 (54)。

2、发明名称用于集成电路的衬底及其形成方法 (57) 摘要本发明涉及用于集成电路的衬底及其形成方法。该方法包括：在体硅材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部分，该第一部分用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。 (51)Int.Cl. 权利要求书2页说明书4页附图6页 (19)中华人民共和。

3、国国家知识产权局 (12)发明专利申请权利要求书 2 页说明书 4 页附图 6 页 1/2页 2 1.一种制造衬底的方法，该方法包括如下步骤：在体硅材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部分，该第一部分用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。 2.根据权利要求1的方法，其中在体硅材料上形成硬掩。

4、膜层之前，在体硅材料上形成另一半导体层，并且蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部分还包括蚀刻所述另一半导体层。 3.根据权利要求1的方法，其中所述另一半导体层由SiGe、GaAs、GaAlN、GaN、SiC或 III-V族三元混晶半导体形成。 4.根据权利要求1或2的方法，其中在所述沟槽的侧壁上形成电介质膜的步骤包括如下步骤：在所述硬掩膜层、所述沟槽的侧壁以及所述沟槽的底部共形地形成电介质膜；以及蚀刻所述电介质膜，使得仅在所述沟槽的侧壁上保留所述电介质膜。 5.根据权利要求1或2的方法，其中在所述沟槽的第一及第二部分中填充介电材料之前除去在所述沟槽的侧壁上形成的电。

5、介质膜。 6.根据权利要求1或2的方法，使用选择性湿法化学蚀刻来形成沟槽的所述第二部分，使得该第二部分的侧壁具有形状。 7.根据权利要求1或2的方法，其中所述第一部分的深度为10-1000nm，且所述第二部分的深度为10-100nm。 8.一种制造衬底的方法，该方法包括如下步骤：在形成了半导体层的体硅材料上形成硬掩膜层，该半导体层是SiGe、GaAs、GaAlN、GaN、 SiC或III-V族三元混晶半导体层；蚀刻该硬掩膜层以及该半导体层以形成至少一个沟槽的第一部分，该第一部分贯穿所述半导体层并且用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述。

6、沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。 9.一种制造衬底的方法，该方法包括：在体半导体材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体半导体材料以形成至少一个沟槽的第一部分，该第一部分用权利要求书CN 102479742 A 2/2页 3 于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全绝缘化所述第二部分之间以及所述第二部分与所述体半导。

7、体材料的外侧之间的所述体半导体材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。 10.一种衬底，包括：体半导体材料衬底；位于该体半导体材料衬底上的电介质层；位于所述电介质层上的半导体层，所述半导体层与所述体半导体材料衬底由相同的材料形成；至少一个沟槽，所述至少一个沟槽中的每一个具有第一部分和第二部分，所述第一部分位于所述半导体层中用于形成浅沟槽隔离，所述第二部分位于所述电介质层中并且贯穿所述电介质层，其中所述电介质层是通过氧化或氮化所述体半导体材料衬底的一部分而形成的；并且所述沟槽的第一部分和第二部分中填充有同样的电介质材料，该电介质材料不同。

8、于所述电介质层的电介质材料。 11.根据权利要求9所述的衬底，其中所述半导体层与所述体半导体材料均由硅形成，所述电介质层由氧化硅或氮化硅形成，且所述电介质材料是氧化硅、氮化硅、应力氮化硅或其组合。 12.根据权利要求8或9所述的衬底，其中还包括位于所述半导体层上方的另一半导体层，所述沟槽的第一部分也贯穿该另一半导体层。 13.根据权利要求12所述的衬底，其中所述另一半导体层由SiGe、GaAs、GaAlN、GaN、 SiC或III-V族三元混晶半导体形成。 14.根据权利要求9或10所述的衬底，其中所述第二部分的侧壁具有形状。 15.一种衬底，包括：体硅衬底；位于该体硅衬底上的电介。

9、质层；位于所述电介质层上的半导体层，该半导体层由SiGe、GaAs、GaAlN、GaN、SiC或III-V 族三元混晶半导体形成；至少一个沟槽，所述至少一个沟槽中的每一个具有第一部分和第二部分，所述第一部分贯穿所述半导体层用于形成浅沟槽隔离，所述第二部分位于所述电介质层中并且贯穿所述电介质层，其中所述电介质层是通过氧化或氮化所述体硅衬底的一部分而形成的；并且其中所述沟槽的第一部分和第二部分中填充有同样的电介质，该电介质不同于形成所述电介质层的材料。权利要求书CN 102479742 A 1/4页 4 用于集成电路的衬底及其形成方法技术领域 0001 本发明涉及集成电路。

10、制造领域，尤其涉及用于集成电路的衬底及其制造方法。背景技术 0002 在集成电路制造工艺中，常常使用绝缘体上硅(SOI)衬底结合浅沟槽隔离(STI) 来实现器件之间的完全隔离。附图4a-d示出了一种现有技术中用于制造SOI衬底的方法。该方法使用硅晶片来制造SOI衬底，形成每个SOI衬底需要两个硅晶片。图5a-d示出了另一种制造SOI衬底的方法，该方法利用智能切割(Smart Cut)技术提高了硅晶片的利用率。图6示出了在SOI衬底上形成STI以实现器件的完全隔离。现有技术中形成SOI衬底的方法复杂且由于使用硅晶片数量多而昂贵，这大大限制了SOI衬底在集成电路工业中的广泛应用。因此，。

11、需要一种技术来代替现有SOI衬底制造方法，以简化工艺和降低成本。发明内容 0003 本发明的目的是提供一种全新的方法来制造用于集成电路的衬底。本发明的方法通过在体材料上引入形成浅沟道隔离(STI)的原始工艺流，实现了与SOI衬底相同的器件隔离效果。 0004 与现有技术相比，本发明使用廉价的体材料，降低了成本，并且本发明的衬底形成方法基于浅沟槽隔离工艺流，使得实现器件完全隔离所需的工艺流程大大简化。 0005 根据本发明的一种衬底制造方法包括步骤：在体硅材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体硅材料以形成至少一个沟槽的第一部分，该第一部分用于实现浅沟槽隔离；在所述沟槽的侧壁上形成。

12、电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。 0006 根据本发明的另一种衬底制造方法包括步骤：在形成了氮化镓层或碳化硅层的体硅材料上形成硬掩膜层；蚀刻该硬掩膜层以及该氮化镓层或碳化硅层以形成至少一个沟槽的第一部分，该第一部分贯穿所述氮化镓层或碳化硅层并且用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全氧化。

13、或氮化所述沟槽的第二部分之间以及所述沟槽的第二部分与所述体硅材料的外侧之间的所述体硅材料的部分；在所述沟槽的第一及第二部分中填充介电材料；以及除去所述硬掩膜层。 0007 根据本发明的又一种制造衬底的方法包括步骤：在体半导体材料上形成硬掩膜层；蚀刻该硬掩膜层以及该体半导体材料以形成至少一个沟槽的第一部分，该第一部分用于实现浅沟槽隔离；在所述沟槽的侧壁上形成电介质膜；进一步蚀刻所述体硅材料，使得所述沟槽加深从而形成所述沟槽的第二部分；完全绝缘化所述第二部分之间以及所述第二部分与所述体半导体材料的外侧之间的所述体半导体材料的部分；在所述沟槽的第一及第说明书CN 102479742。

14、 A 2/4页 5 二部分中填充介电材料；以及除去所述硬掩膜层。 0008 本发明还提供一种用于集成电路的衬底，该衬底包括：体半导体材料衬底；位于该体半导体材料衬底上的电介质层；位于所述电介质层上的半导体层，所述半导体层与所述体半导体材料衬底由相同的材料形成；至少一个沟槽，所述至少一个沟槽中的每一个具有第一部分和第二部分，所述第一部分位于所述半导体层中用于形成浅沟槽隔离，所述第二部分位于所述电介质层中并且贯穿所述电介质层，其中所述电介质层是通过氧化或氮化所述体半导体材料衬底的一部分而形成的；并且所述沟槽的第一部分和第二部分中填充有同样的电介质材料，该电介质材料不同于所述电介质层的电。

15、介质材料。 0009 根据本发明的另一种衬底包括：体硅衬底；位于该体硅衬底上的电介质层；位于所述电介质层上的半导体层，该半导体层由碳化硅或氮化镓形成；至少一个沟槽，所述至少一个沟槽中的每一个具有第一部分和第二部分，所述第一部分贯穿所述半导体层用于形成浅沟槽隔离，所述第二部分位于所述电介质层中并且贯穿所述电介质层，其中所述电介质层是通过氧化或氮化所述体硅衬底的一部分而形成的；并且其中所述沟槽的第一部分和第二部分中填充有同样的电介质，该电介质不同于形成所述电介质层的材料。附图说明 0010 图1a-d示出了根据本发明不同实施例的衬底的示意图。 0011 图2a-h示出了根据本发明的一个。

16、实施例制造用于集成电路的衬底的工艺流程的俯视图，图3a-h分别示出了沿图2a-h中的AA线截取的横截面示意图。 0012 图4a-d示出了现有技术中形成SOI衬底的方法，其中，图4a示出了氧化两个硅晶片，图4b示出了将氧化后的两个硅晶片键合在一起，图4c示出了对上层硅晶片进行研磨，图4d示出了经退火和抛光后完成的SOI衬底。 0013 图5a-d示出了现有技术中另一种形成SOI衬底的方法，其中图5a示出了氧化两个硅晶片，图5b示出了将氧化后的硅晶片键合在一起，图5c示出了利用智能切割技术将上层硅晶片的一部分切割以用于制造另一SOI衬底，图5d示出了经退火和抛光后完成的SOI 衬底。。

17、0014 图6示意性地示出了在SOI衬底上形成浅沟槽隔离后的结构。具体实施方式 0015 为了使本发明提供的技术方案更加清楚和明白，以下参照附图并结合具体实施例，对本发明进行更详细的描述。附图是示意性的，并不一定按比例绘制，贯穿附图相同的附图标记表示相同的部分。 0016 图1a和b分别示出了根据本发明实施例的衬底的剖面图。如图1a所示，衬底100a 包括体半导体材料衬底1，位于该体半导体材料衬底1上的电介质层2，以及位于电介质层 2上的第一半导体层3，其中所述电介质层2是通过氧化或氮化所述体半导体材料衬底1的一部分而形成的。该衬底100a还包括沟槽4，沟槽4具有位于所述体半导体衬底1。

18、内的第一部分以及位于所述电介质层2内的第二部分，沟槽4之间的第一半导体层3的部分是要形成器件的区域。沟槽4内填充有电介质材料5，该电介质材料5不同于所述电介质层2 的材料。所述第一半导体层3与所述体半导体材料衬底1由相同的材料形成，例如由Si或说明书CN 102479742 A 3/4页 6 GaN等形成。在使用Si材料的情况下，所述电介质层2例如是氧化硅或氮化硅，所述电介质材料5例如可以由氧化硅、氮化硅、应力氮化硅或其组合形成。沟槽4的所述第一部分具有 10nm-1000nm的深度，沟槽4的所述第二部分具有10nm-100nm的深度。 0017 图1b示出了根据本发明另一实施例的。

19、衬底100b，其与上述衬底100a的不同之处仅在于沟槽4的第二部分的侧壁具有“”形状。 0018 图1c示出了根据本发明又一个实施例的衬底100c。该衬底与图1a所示的衬底的不同之处仅在于在第一半导体层3上方具有第二半导体层3，该第二半导体层3可以由 SiGe、GaAs、GaAlN、GaN、SiC或III-V族三元混晶半导体(例如，GaxIn1-xAs，AlxIn1-xSb 等)形成，以用于形成基于这些材料的器件。类似地，本发明还提供另一种衬底100d，如图 1d中所示，该衬底100d与图1b所示的衬底的不同之处仅在于在第一半导体层3上方具有第二半导体层3，该半导体层3可以是GaN或Si。

20、C层。尽管在图1c和1d中，在第一半导体层3上方具有由例如GaN或SiC层形成的第二半导体层3，但是实际上可以用第二半导体层3代替整个第一半导体层3。 0019 图2a-h示出了根据本发明的一个实施例制造用于集成电路的衬底的工艺流程的俯视图，图3a-h分别示出了沿图2a-h中的AA线截取的横截面示意图。 0020 首先，如图2a和3a所示，在体硅材料衬底100上形成第一硬掩膜层12和第二硬掩膜层13。第一硬掩膜层12可以使用SiO 2 形成，第二硬掩膜层13可以使用Si 3 N 4 形成。硬掩膜层的数量或材料并不限于上面描述的情况，本领域技术人员可以根据需要选择合适的层数及材料。此。

21、外，尽管在图2a中将体硅材料衬底100示为方形，然而，应当理解，衬底 100的形状并不限于此，而是可以是任何形状。 0021 接下来，利用光刻以及干法或湿法蚀刻在衬底100中形成沟槽4的第一部分，该第一部分用于浅沟槽隔离，如图2b和3b中所示。该第一部分的深度d1可以为10-1000nm。虽然在所示的实施例中，沟槽4的侧壁垂直于衬底表面，然而，在其它实施例中沟槽4的侧壁可以有小的倾斜。此外，沟槽4的数量并不受限制，可以是任何所需的数量。 0022 随后，如图2c和3c所示，在沟槽4的侧壁、暴露的衬底表面以及第二硬掩膜层13 上共形地沉积电介质薄膜15，例如SiO 2 或Si 3 N 4 。

22、。通过选择性干法蚀刻除去沟槽4底部以及第二硬掩膜层13上的电介质薄膜15，使得电介质薄膜15仅保留在沟槽4的侧壁上(如图2d和3d所示)。然而，本发明不限于此，事实上只要保留沟槽4的侧壁上的电介质薄膜 15而除去沟槽4底部上的电介质薄膜15即可。电介质薄膜15的厚度可选择为3-50nm。 0023 接下来，可以选择使用干法或湿法蚀刻进一步蚀刻体硅材料衬底100，使得沟槽4 加深，形成沟槽4的第二部分，沟槽4的第二部分的深度d2为10nm-100nm。该第二部分的形状可以是任何所需的形状。例如，在一个优选实施例中，使用选择性湿法化学蚀刻，所形成的第二部分的侧壁的形状是“”形，如图3e所示。

23、，形成这种“”形的侧壁的好处是在后续的工艺步骤中更容易将沟槽的第二部分之间以及沟槽的第二部分与体半导体材料的外侧之间的半导体材料氧化或氮化。当然，该第二部分的侧壁也可以垂直于衬底表面或略微倾斜。取决于该第二部分的形状，蚀刻可以是各向同性或各向异性的。 0024 “”形沟槽的形成可以是这样的，对于晶面取向为衬底，如果通过TMAH或 KOH等腐蚀液进行腐蚀，则将得到沿111晶面的腐蚀侧壁，这样就形成了“”形沟槽。 0025 接下来，以“”形的第二部分为例来描述进一步的工艺步骤。如图2f和3f所说明书CN 102479742 A 4/4页 7 示，对衬底执行高温或低温氧化，或者高温或低温。

24、氮化过程，以完全氧化或氮化要形成器件的区域17下方的体硅材料衬底100的部分10，即，体硅材料衬底的部分10形成为氧化硅或者氮化硅。该氧化或氮化过程可以使用等离子体或正常的氧化工艺来实现。尽管以氧化或氮化过程作为实例进行说明，但是本领域技术人员可以根据衬底100的材料，选择任何合适的方法来使得要形成器件的区域17下方的衬底材料完全绝缘化。 0026 接下来，在沟槽4的第一部分及第二部分中填充介电材料，例如氧化硅、氮化硅、应力氮化硅等等或其组合。在填充介电材料之后使用化学机械抛光(CMP)方法进行表面平坦化，得到了如图3g所示的结构。作为备选实施例，可以在填充介电材料之前通过干法或。

25、湿法蚀刻除去沟槽4的侧壁上的电介质薄膜15。 0027 最后，将第一硬掩膜层12和第二硬掩膜层13剥离，以得到如图3h所示的衬底。之后，可以按照需要，在区域17中形成所需的器件。 0028 尽管以上结合体硅材料描述了本发明的形成衬底的方法，然而，本发明并仅不限于应用于硅材料，本发明还可以应用于采用其它半导体材料(例如，SiGe、GaAs、GaAlN、 GaN、SiC或诸如GaxIn1-xAs和AlxIn1-xSb的III-V族三元混晶半导体)的IC制造工艺。举例而言，可以使用GaN体材料代替上面所述的硅体材料。或者，例如，在体硅材料衬底100 上预先形成另一半导体层，该另一半导体层例如由。

26、SiGe、GaAs、GaAlN、GaN、SiC或III-V族三元混晶半导体(例如GaxIn1-xAs，AlxIn 1-xSb)形成，然后执行如图3a-3h所示的工艺流程，即，在图3a所示的步骤中，在该另一半导体层上方形成硬掩膜层12、13，在图3b所示的步骤中，蚀刻硬掩膜层12、13，该另一半导体层，和体硅材料衬底，以形成沟槽4的第一部分，接下来的工艺步骤与图3c-3h相同，在此不再累述。应当注意，在图3b所示的步骤中，并不一定要蚀刻体硅材料衬底，即，沟槽4的第一部分并不一定要延伸到体硅材料衬底100 中，而是至少贯穿该另一半导体层即可。 0029 此外，本发明意义上的集成电路也包括。

27、含有诸如发光二极管的光电子器件的集成光电子电路。 0030 以上通过示例性实施例描述了本发明的晶体管及制造晶体管的方法，然而，这并不意图限制本发明的保护范围。本领域技术人员可以想到的上述实施例的任何修改或变型都落入由所附权利要求限定的本发明的范围内。说明书CN 102479742 A 1/6页 8 图1a 图1b 说明书附图CN 102479742 A 2/6页 9 图1c 图1d 图2a 说明书附图CN 102479742 A 3/6页 10 图2b 图3a 图3b 图2c 图2d 图3c 说明书附图CN 102479742 A 10 4/6页 11 图3d 图2e 图2f 图3e 图3f 图2g 说明书附图CN 102479742 A 11 5/6页 12 图2h 图3g 图3h 图4a 图4b 图4c 图4d 图5a 图5b 说明书附图CN 102479742 A 12 6/6页 13 图5c图5d 图6 说明书附图CN 102479742 A 13 。

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