半导体器件及其制造方法.pdf

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1、(10)申请公布号 CN 102789986 A (43)申请公布日 2012.11.21 C N 1 0 2 7 8 9 9 8 6 A *CN102789986A* (21)申请号 201110131064.1 (22)申请日 2011.05.20 H01L 21/336(2006.01) H01L 29/78(2006.01) (71)申请人中芯国际集成电路制造（上海）有限 公司 地址 201203 上海市浦东新区张江路18号 (72)发明人徐伟中 (74)专利代理机构中国国际贸易促进委员会专 利商标事务所 11038 代理人屠长存 (54) 发明名称 半导体器件及其制造方法 (57) 。

2、摘要 公开了一种半导体器件及其制造方法。该方 法包括：在衬底上形成栅极；形成从内往外依次 包括第一材料层、第二材料层和第三材料层的叠 层，以覆盖衬底表面和栅极的上表面以及栅极的 两侧侧壁；蚀刻叠层，以在栅极的两侧侧壁上形 成侧壁间隔件，侧壁间隔件包括第一材料层、第 二材料层和第三材料层的剩余部分；执行离子注 入以在栅极两侧分别形成源区和漏区；去除第三 材料层的剩余部分的部分或全部；执行预清洗工 艺，其中第二材料层的剩余部分的部分或全部被 去除；在源区、漏区和栅极上部形成硅化物；沉积 应力膜，以覆盖硅化物和第一材料层的剩余部分。 根据上述方法，在实现应力近邻技术的同时避免 了硅化物损失的问题。 。

3、(51)Int.Cl. 权利要求书2页 说明书6页 附图3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 3 页 1/2页 2 1.一种制造半导体器件的方法，包括： 在衬底上形成栅极； 形成从内往外依次包括第一材料层、第二材料层和第三材料层的叠层，以覆盖所述衬 底表面和所述栅极的上表面以及所述栅极的两侧侧壁； 蚀刻所述叠层，以在所述栅极的两侧侧壁上形成侧壁间隔件，所述侧壁间隔件包括所 述第一材料层、所述第二材料层和所述第三材料层的剩余部分； 执行离子注入以在所述栅极两侧分别形成源区和漏区； 去除所述第三材料层的所述剩余部分的部分或全部；。

4、 执行预清洗工艺，其中所述第二材料层的所述剩余部分的部分或全部被去除； 在所述源区、所述漏区和所述栅极上部形成硅化物； 沉积应力膜，以覆盖所述硅化物和所述第一材料层的所述剩余部分。 2.如权利要求1所述的方法，其中在去除所述第三材料层的所述剩余部分的部分或全 部时，所述第二材料层的所述剩余部分用作阻挡层。 3.如权利要求2所述的方法，其中所述去除所述第三材料层的所述剩余部分的部分或 全部的步骤是通过相对于所述第二材料层具有高选择比的湿法或干法蚀刻工艺执行的。 4.如权利要求1所述的方法，其中所述第一材料层和所述第三材料层是氮化硅层或氮 氧化硅层，所述第二材料层是氧化硅层。 5.如权利要求1所述。

5、的方法，其中， 所述叠层还包括位于所述第一材料层之下的氧化物层， 所述侧壁间隔件还包括所述氧化物层的剩余部分，并且 在执行所述预清洗工艺时，所述第一材料层的所述剩余部分用作阻挡层，以避免所述 氧化物层被去除。 6.如权利要求5所述的方法，其中所述氧化物层是氧化硅层。 7.如权利要求1-5任何一项中所述的方法，其中所述栅极邻近沟道区，并且 所述沟道区是n型沟道区，所述应力膜是具有拉伸应力的膜；或者 所述沟道区是p型沟道区，所述应力膜是具有压缩应力的膜。 8.一种半导体器件，包括： 衬底上的栅极； 所述栅极两侧的源区和漏区； 所述源区、漏区、栅极上部的硅化物； 所述源区上部的硅化物与所述栅极之间、。

6、所述漏区上部的硅化物与所述栅极之间以及 所述栅极侧壁上的“L”形第一材料层，所述第一材料与氧化物相比，在硅化物形成工艺之前 的预清洗操作中具有不同的选择比，从而在暴露的氧化物被去除的同时，能够保留所述“L” 形第一材料层；以及 覆盖所述硅化物和所述“L”形第一材料层的应力膜。 9.如权利要求8所述的半导体器件，其中所述第一材料是氮化硅或氮氧化硅。 10.如权利要求8所述的半导体器件，还包括位于所述“L”形第一材料层与所述衬底之 间以及所述“L”形第一材料层与所述栅极侧壁之间的“L”形氧化硅层。 11.如权利要求8-10中任何一项所述的半导体器件，其中所述栅极邻近沟道区，并且 权 利 要 求 书。

7、CN 102789986 A 2/2页 3 所述沟道区是n型沟道区，所述应力膜是具有拉伸应力的膜；或者 所述沟道区是p型沟道区，所述应力膜是具有压缩应力的膜。 权 利 要 求 书CN 102789986 A 1/6页 4 半导体器件及其制造方法 技术领域 0001 本发明涉及半导体技术，特别涉及半导体器件及其制造方法。 背景技术 0002 随着半导体技术的不断发展，MOSFET特征尺寸不断缩小，载流子迁移率降低的问 题引起了业内的极大关注，并且已提出了若干种增强载流子迁移率的方案。 0003 其中一些方案是通过在MOSFET的沟道区中施加应力来实现增强载流子迁移率的 目的的。 0004 如果对。

8、MOS器件的沟道区施加应力，使其产生应变，则可以影响其载流子迁移率。 具体说来，NMOS器件是电子导电的，因此晶格间距越大，晶格散射的作用就越小，电子迁移 率就越大，驱动电流就越大，因此希望对沟道施加拉伸应力使得晶格变大；而PMOS器件则 正好相反，晶格越小，空穴迁移率越大，所以希望对沟道施加压缩应力。 0005 一种对沟道区施加应力的方法是覆盖薄膜应力技术。 0006 在源区、漏区和栅极上形成了硅化物以后沉积应力膜，可以将应力传递到沟道区， 从而对器件的性能产生显著影响。作为应力膜的示例，已知采用热化学气相沉积方法沉积 的Si 3 N 4 薄膜具有拉伸应力，而采用等离子体化学气相沉积方法沉积。

9、的Si 3 N 4 薄膜具有压缩 应力。 0007 为了同时改善NMOS器件和PMOS器件的性能，可以分别在NMOS器件上沉积拉伸应 力膜，在PMOS器件上沉积压缩应力膜。例如，可以先沉积拉伸应力膜，然后蚀刻去除覆盖 PMOS器件的拉伸应力膜，再沉积压缩应力膜，去除NMOS器件上的压缩应力膜。 0008 为了更好地将应力传递到沟道区，提出了应力近邻技术(SPT)。即在沉积应力膜之 前，先将栅极两侧的侧壁间隔件的厚度降低，从而减小应力膜与沟道区之间的距离，使得应 力膜中的应力能够更有效地传递到沟道区中，从而取得更好的效果。 0009 下面参考图1A至图1E描述应力近邻技术的一种实现方案。 001。

10、0 首先，如图1A所示，在以栅极为掩模对衬底10执行轻掺杂区(LDD)注入之后，依 次沉积氧化硅层30和氮化硅层40。氮化硅层40可以较厚，而氧化硅层30可以较薄。 0011 然后，如图1B所示，对氧化硅层30和氮化硅层40进行蚀刻，以在栅极侧壁形成侧 壁间隔件50。侧壁间隔件50包括剩余的氧化硅部分35和剩余的氮化硅部分45。然后执 行源漏注入。 0012 接下来，如图1C所示，在源区、漏区和栅极上沉积金属，例如镍(Ni)或铂(Pt)，执 行硅化工艺，形成硅化物60。 0013 接下来，如图1D所示，蚀刻去除氮化硅部分45。 0014 接下来，如图1E所示，沉积应力膜70。 0015 由于在。

11、采用侧壁间隔件50限定了源漏区之后，去除了其中较厚的氮化硅部分45， 使得应力膜70更加邻近沟道区，从而能够更有效地将应力膜中的应力传递到沟道区中。 0016 然而，在如图1D所示去除氮化硅部分45时，之前形成的硅化物60也会有所损失。 说 明 书CN 102789986 A 2/6页 5 因此，与不采用上述方案的情况相比，需要形成更多的硅化物。 0017 因此，需要一种新的实现应力近邻技术的方法，其中能够避免硅化物损失的问题。 发明内容 0018 本发明一个方面的目的是提供一种制造半导体器件的方法，其在实现应力近邻技 术的同时避免了硅化物损失的问题。 0019 根据本发明的一个方面，提供了一。

12、种制造半导体器件的方法。该方法包括以下步 骤：在衬底上形成栅极；形成从内往外依次包括第一材料层、第二材料层和第三材料层的 叠层，以覆盖衬底表面和栅极的上表面以及栅极的两侧侧壁；蚀刻叠层，以在栅极的两侧侧 壁上形成侧壁间隔件，侧壁间隔件包括第一材料层、第二材料层和第三材料层的剩余部分； 执行离子注入以在栅极两侧分别形成源区和漏区；去除第三材料层的剩余部分的部分或全 部；执行预清洗工艺，其中第二材料层的剩余部分的部分或全部被去除；在源区、漏区和栅 极上部形成硅化物；沉积应力膜，以覆盖硅化物和第一材料层的剩余部分。 0020 优选地，在去除第三材料层的剩余部分的部分或全部时，第二材料层的剩余部分 可。

13、以用作阻挡层。 0021 优选地，去除第三材料层的剩余部分的部分或全部的步骤可以是通过相对于第二 材料层具有高选择比的湿法或干法蚀刻工艺执行的。 0022 优选地，第一材料层和第三材料层可以是氮化硅层或氮氧化硅层，第二材料层可 以是氧化硅层。 0023 优选地，叠层还可以包括位于第一材料层之下的氧化物层，侧壁间隔件还可以包 括氧化物层的剩余部分，并且在执行预清洗工艺时，第一材料层的剩余部分可以用作阻挡 层，以避免氧化物层被去除。 0024 优选地，氧化物层可以是氧化硅层。 0025 优选地，当沟道区是n型沟道区，应力膜可以是具有拉伸应力的膜。当沟道区是p 型沟道区，应力膜可以是具有压缩应力的膜。

14、。 0026 根据本发明的另一个方面，提供了一种半导体器件，包括：衬底上的栅极；栅极两 侧的源区和漏区；源区、漏区、栅极上部的硅化物；源区上部的硅化物与栅极之间、漏区上 部的硅化物与栅极之间以及栅极侧壁上的“L”形第一材料层，第一材料与氧化物相比，在 硅化物形成工艺之前的预清洗操作中具有不同的选择比，从而在暴露的氧化物被去除的同 时，能够保留“L”形第一材料层；以及覆盖硅化物和“L”形第一材料层的应力膜。 0027 优选地，第一材料可以是氮化硅或氮氧化硅。 0028 优选地，该半导体器件还可以包括位于“L”形第一材料层与衬底之间以及“L”形 第一材料层与栅极侧壁之间的“L”形氧化硅层。 002。

15、9 优选地，对于NMOS器件，应力膜可以是具有拉伸应力的膜。对于PMOS器件，应力 膜可以是具有压缩应力的膜。 0030 根据本公开的上述方法，在采用应力近邻技术来改善器件性能的同时避免了硅化 物损失的问题。 附图说明 说 明 书CN 102789986 A 3/6页 6 0031 附图示出了本发明的实施例，并与文字描述一起用于说明本发明的原理。 0032 要注意的是，在附图中，为了便于描述，各个部分的尺寸并不是按照实际的比例关 系绘制的。 0033 图1A至1E分别以截面图的形式示出了现有技术中应力近邻技术的一种实现方案 的各个步骤； 0034 图2A至2F分别以截面图的形式示出了本发明制造。

16、半导体器件的方法的一个实施 方式的各个步骤；以及 0035 图3A至3F分别以截面图的形式示出了本发明制造半导体器件的方法的另一个实 施方式的各个步骤。 具体实施方式 0036 下面参考图2A至2F描述本发明制造半导体器件的方法的一个实施方式。 0037 首先，如图2A所示，在衬底100上形成栅极。衬底100可以包括硅(Si)，优选是 (100)晶面。栅极邻近沟道区。例如栅极可以位于沟道区上方。以栅极为掩模执行轻掺杂 区(LDD)注入之后，依次沉积第一氧化物层110、第一氮化物层120、第二氧化物层130和第 二氮化物层140，从而形成叠层105。叠层105覆盖衬底100的表面和栅极的上表面以。

17、及栅 极的两侧侧壁。 0038 第二氮化物层140可以较厚，而第一氧化物层110、第一氮化物层120和第二氧化 物层130可以较薄。第一氧化物层110和第二氧化物层130可以是氧化硅层，而第一氮化 物层120和第二氮化物层140可以是氮化硅层。 0039 第一氮化物层120和第二氮化物层140之一或两者也可以替换为氮氧化物层，例 如，可以是氮氧化硅。 0040 然后，如图2B所示，对叠层105进行蚀刻，以在栅极的两侧侧壁上形成侧壁间隔件 150。侧壁间隔件150包括第一氧化物层110的剩余部分115、第一氮化物层120的剩余部 分125、第二氧化物层130的剩余部分135和第二氮化物层140的。

18、剩余部分145。然后执行 离子注入以在栅极两侧分别形成源区和漏区。 0041 接下来，如图2C所示，通过相对于第二氧化物层130的剩余部分135具有高选择 比的湿法或干法蚀刻工艺，去除第二氮化物层140的剩余部分145的部分或全部。这里，第 二氧化物层130的剩余部分135用作阻挡层，从而保护下面的第一氮化物层120的剩余部 分125和第一氧化物层110的剩余部分115不被去除。 0042 接下来，如图2D所示，在执行硅化物形成工艺之前，执行预清洗工艺。在预清洗工 艺中，源区、漏区和栅极表面的氧化物被清除。同时，第二氧化物层130的剩余部分135的 部分或全部也被去除。 0043 预清洗工艺不。

19、清除第一氮化物层120的剩余部分125。而第一氮化物层120的剩 余部分125保护了第一氧化物层110的剩余部分115。 0044 接下来，如图2E所示，在源区、漏区和栅极上部形成硅化物160。例如，在源区、漏 区和栅极上沉积金属，例如镍(Ni)或铂(Pt)，执行硅化工艺，形成金属硅化物。 0045 然后，如图2F所示，沉积应力膜170，以覆盖硅化物160和第一氮化物层120的剩 余部分125(以及第一氧化物层110的剩余部分115露出的两端部分)。 说 明 书CN 102789986 A 4/6页 7 0046 对于具有n型沟道区的NMOS器件区域，沉积具有拉伸应力的膜。对于具有p型沟 道区。

20、的PMOS器件区域，沉积具有压缩应力的膜。 0047 作为应力膜的示例，可以采用热化学气相沉积方法沉积的Si 3 N 4 薄膜作为具有拉 伸应力的膜，并且可以采用等离子体化学气相沉积方法沉积的Si 3 N 4 薄膜作为具有压缩应 力的膜。当然，本发明不限于此。 0048 如图2F所示，根据上述方法形成的半导体器件包括：衬底100上的栅极；栅极两 侧的源区和漏区；源区、漏区、栅极上部的硅化物160；源区上部的硅化物160与栅极之间、 漏区上部的硅化物160与栅极之间以及栅极侧壁上的“L”形氧化物层(第一氧化物层110 的剩余部分115)；“L”形氧化物层115上的“L”形氮化物层(第一氮化物层1。

21、20的剩余部 分125)；以及覆盖硅化物160、“L”形氧化物层115以及“L”形氮化物层125的应力膜170。 0049 如上所述，“L”形氧化物层115可以是氧化硅层，“L”形氮化物层125可以是氮化 硅层。 0050 当第一氮化物层120替换为氮氧化物层时，“L”形氮化物层125替换为“L”形氮 氧化物层。 0051 对于具有n型沟道区的NMOS器件，应力膜170具有拉伸应力。对于具有p型沟道 区的PMOS器件，应力膜170具有压缩应力。 0052 在形成该器件的过程中，第二氮化物层140的剩余部分145用于在源漏注入时做 遮挡，以限定重掺杂区的范围。 0053 由于在形成硅化物之前就已。

22、经去除了第二氮化物层140的剩余部分145，形成硅 化物之后不需要再去除氮化物，因此避免了硅化物损失的问题。 0054 而在蚀刻去除第二氮化物层140的剩余部分145时，有第二氧化物层130的剩余 部分135作为蚀刻阻挡层，从而保护了第一氮化物层120的剩余部分125(“L”形氮化物 层)和第一氧化物层110(“L”形氧化物层)的剩余部分115。 0055 由于“L”形氮化物层125和“L”形氧化物层115的存在，使源区和漏区上形成的 硅化物160与沟道之间产生一定距离，避免了硅化物160与沟道之间发生短路的问题。 0056 上面详细地描述了本发明的最佳实施方式。其中，首先形成了具有第一氧化物。

23、层 110、第一氮化物层120、第二氧化物层130和第二氮化物层140的叠层105。 0057 然而，根据上面对各层作用的分析可知，只要形成三层(由内向外依次称为“第一 材料层”、“第二材料层”和“第三材料层”)的叠层，就可以实现本发明的效果。 0058 下面参考附图3A-3F描述采用三层的叠层的制造半导体器件的方法的另一个实 施方式。 0059 首先，如图3A所示，在衬底100上形成栅极。衬底100可以包括硅(Si)，优选是 (100)晶面。栅极邻近沟道区。例如栅极可以位于沟道区上方。以栅极为掩模执行轻掺杂 区(LDD)注入之后，依次沉积第一材料层220、第二材料层230和第三材料层240，。

24、从而形成 叠层205。叠层205覆盖衬底100的表面和栅极的上表面以及栅极的两侧侧壁。 0060 第三材料层240可以较厚，而第一材料层220和第二材料层230可以较薄。第二 材料层230可以是氧化硅层，而第一材料层220和第三材料层240可以是氮化硅层。 0061 第一材料层220和第三材料层240之一或两者也可以替换为氮氧化物层，例如，可 以是氮氧化硅。 说 明 书CN 102789986 A 5/6页 8 0062 然后，如图3B所示，对叠层205进行蚀刻，以在栅极的两侧侧壁上形成侧壁间隔件 250。侧壁间隔件250包括第一材料层220的剩余部分225、第二材料层230的剩余部分235 。

25、和第三材料层240的剩余部分245。然后执行离子注入以在栅极两侧分别形成源区和漏区。 0063 接下来，如图3C所示，通过相对于第二材料层230的剩余部分235具有高选择比 的湿法或干法蚀刻工艺，去除第三材料层240的剩余部分245的部分或全部。这里，第二材 料层230的剩余部分235用作阻挡层，从而保护下面的第一材料层220的剩余部分225不 被去除。 0064 接下来，如图3D所示，在执行硅化物形成工艺之前，执行预清洗工艺。在预清洗工 艺中，源区、漏区和栅极表面的氧化物被清除。同时，第二材料层230的剩余部分235的部 分或全部也被去除。 0065 预清洗工艺不清除第一材料层220的剩余部。

26、分225。 0066 接下来，如图3E所示，在源区、漏区和栅极上部形成硅化物160。例如，在源区、漏 区和栅极上沉积金属，例如镍(Ni)或铂(Pt)，执行硅化工艺，形成金属硅化物。 0067 然后，如图3F所示，沉积应力膜170，以覆盖硅化物160和第一材料层220的剩余 部分225。 0068 对于具有n型沟道区的NMOS器件区域，沉积具有拉伸应力的膜。对于具有p型沟 道区的PMOS器件区域，沉积具有压缩应力的膜。 0069 作为应力膜的示例，可以采用热化学气相沉积方法沉积的Si 3 N 4 薄膜作为具有拉 伸应力的膜，并且可以采用等离子体化学气相沉积方法沉积的Si 3 N 4 薄膜作为具有。

27、压缩应 力的膜。 0070 如图3F所示，根据该实施方式的方法形成的半导体器件包括：衬底上的栅极；栅 极两侧的源区和漏区；源区、漏区、栅极上部的硅化物160；源区上部的硅化物与栅极之间、 漏区上部的硅化物与栅极之间以及栅极侧壁上的“L”形第一材料层225；以及覆盖硅化物 160和“L”形第一材料层225的应力膜170。第一材料与氧化物相比，在硅化物形成工艺之 前的预清洗操作中具有不同的选择比，从而在暴露的氧化物被去除的同时，能够保留“L”形 第一材料层225。例如，第一材料例如可以是氮化硅或氮氧化硅。 0071 图2F所示半导体器件与图3所示半导体器件相比，在“L”形第一材料层与衬底之 间以及。

28、“L”形第一材料层与栅极侧壁之间进一步提供了“L”形氧化硅层。 0072 在该实施方式中，在蚀刻形成包括第一材料层、第二材料层和第三材料层的剩余 部分的侧壁间隔件之后，第三材料层的剩余部分用于在源漏离子注入时限定重掺杂区范 围。 0073 第二材料层的剩余部分用于在蚀刻去除第三材料层的剩余部分时做阻挡层，以保 护下面的第一材料层的剩余部分。 0074 第一材料层与第二材料层具有不同的属性，在预清洗等操作中，对第一材料层与 第二材料层有不同的选择比，从而在第二材料层的剩余部分被部分或全部去除的同时，能 够保留第一材料层的剩余部分。而第一材料层的剩余部分限定了源区和漏区上硅化物的形 成范围，确保了。

29、源区和漏区上的硅化物与沟道区之间具有一定的距离，从而避免了硅化物 与沟道区短路的风险。 0075 可见，采用上述第一材料层、第二材料层和第三材料层的叠层即可实现本发明的 说 明 书CN 102789986 A 6/6页 9 效果。在此之外，可以添加其它材料层。 0076 并且，第一材料层、第二材料层和第三材料层的材料也不限于上面给出的具体示 例，只要能够分别实现其各自的上述作用即可。 0077 另外，第三材料层可以根据侧壁间隔件的厚度的设计来确定。第二材料层和第一 材料层可以较薄，只要在上一层被去除时，蚀刻过程足以停止下来即可。这样，当第三材料 层被最终去除之后，所沉积的应力膜与沟道区的距离将。

30、明显减小。 0078 这样，本公开提供了一种制造半导体器件的方法。该方法包括以下步骤：在衬底上 形成栅极；形成从内往外依次包括第一材料层、第二材料层和第三材料层的叠层，以覆盖衬 底表面和栅极的上表面以及栅极的两侧侧壁；蚀刻叠层，以在栅极的两侧侧壁上形成侧壁 间隔件，侧壁间隔件包括第一材料层、第二材料层和第三材料层的剩余部分；执行离子注入 以在栅极两侧分别形成源区和漏区；去除第三材料层的剩余部分的部分或全部；执行预清 洗工艺，其中第二材料层的剩余部分的部分或全部被去除；在源区、漏区和栅极上部形成硅 化物；沉积应力膜，以覆盖硅化物和第一材料层的剩余部分。 0079 至此，已经详细描述了根据本发明的。

31、制造半导体器件的方法和所形成的半导体器 件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根 据上面的描述，完全可以明白如何实施这里公开的技术方案。 0080 上面的描述是为了示例和描述的目的而给出的，而并不是无遗漏的或者将本发明 限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描 述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理 解本发明从而设计适于特定用途的带有各种修改的各种实施例。 说 明 书CN 102789986 A 1/3页 10 图1A 图1B 图1C图1D 图1E 图2A 说 明 书 附 图CN 102789986 A 10 2/3页 11 图2B图2C 图2D 图2E 图2F图3A 说 明 书 附 图CN 102789986 A 11 3/3页 12 图3B图3C 图3D 图3E 图3F 说 明 书 附 图CN 102789986 A 12 。