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1、(10)申请公布号 CN 102918648 A (43)申请公布日 2013.02.06 C N 1 0 2 9 1 8 6 4 8 A *CN102918648A* (21)申请号 201180026865.X (22)申请日 2011.05.26 2010-127237 2010.06.02 JP H01L 27/146(2006.01) (71)申请人索尼公司 地址日本东京都 (72)发明人助川俊一 福岛范之 (74)专利代理机构北京市柳沈律师事务所 11105 代理人张晓明 (54) 发明名称 半导体器件、固态成像器件和相机系统 (57) 摘要 在此公开一种固态成像器件，包括支持基底。
2、； 成像半导体芯片，其具有布置在所述支持基底上 的像素阵列；以及图像处理半导体芯片，其布置 在所述支持基底上，其中所述成像半导体芯片和 所述图像处理半导体芯片通过在所述支持基底上 形成的通孔和相互连接来连接。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.11.30 (86)PCT申请的申请数据 PCT/JP2011/002944 2011.05.26 (87)PCT申请的公布数据 WO2011/152003 EN 2011.12.08 (51)Int.Cl. 权利要求书2页 说明书11页 附图8页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 。
3、页 说明书 11 页 附图 8 页 1/2页 2 1.一种固态成像器件，包括： 支持基底； 成像半导体芯片，其具有布置在所述支持基底上的像素阵列；以及 图像处理半导体芯片，其布置在所述支持基底上， 其中所述成像半导体芯片和所述图像处理半导体芯片通过在所述支持基底上形成的 通孔和相互连接来连接。 2.根据权利要求1所述的固态成像器件，其中所述通孔连接所述图像处理半导体芯片 和所述相互连接，以及所述成像半导体芯片和所述相互连接。 3.根据权利要求2所述的固态成像器件，其中至少一个所述相互连接具有延伸部分， 以适应灵活地安置延伸通过所述支持基底的硅通孔。 4.根据权利要求3所述的固态成像器件，其中所。
4、述成像半导体芯片包括高击穿电压晶 体管，并且所述图像处理半导体芯片包括低电压晶体管。 5.根据权利要求4所述的固态成像器件，其中所述高击穿电压晶体管的栅极层厚于所 述低电压晶体管的栅极层。 6.根据权利要求5所述的固态成像器件，其中所述高击穿电压晶体管的所述栅极层优 选具有实质上5nm到7nm的厚度。 7.根据权利要求5所述的固态成像器件，其中所述低电压晶体管的所述栅极层优选具 有实质上1.5nm到3nm的厚度。 8.根据权利要求5所述的固态成像器件，还包括： 模拟/数字转换器，包括 比较器，其配置为比较来自所述像素阵列的信号电压与来自所述成像半导体芯片的参 考信号提供单元的参考电压；以及 计。
5、数器电路，其配置为测量所述比较器的比较时段。 9.根据权利要求8所述的固态成像器件，其中所述成像半导体芯片包括所述比较器， 并且所述图像处理半导体芯片包括所述计数器电路。 10.根据权利要求9所述的固态成像器件，其中所述成像半导体芯片还包括垂直解码 器。 11.根据权利要求8所述的固态成像器件，其中所述图像处理半导体芯片包括所述模 拟/数字转换器。 12.根据权利要求11所述的固态成像器件，其中所述成像半导体芯片还包括垂直解码 器。 13.一种制造固态成像器件的方法，包括： 在支持基底上形成相互连接层； 以平铺方式将多个成像半导体芯片和多个图像处理半导体芯片结合到所述支持基底 的表面上； 用树。
6、脂填充所述多个成像半导体芯片和所述多个图像处理半导体芯片之间的缝隙； 抛光所述多个成像半导体芯片和所述多个图像处理半导体芯片；以及 形成从所述多个成像半导体芯片和所述多个图像处理半导体芯片的背面侧到所述相 互连接层的通孔。 权 利 要 求 书CN 102918648 A 2/2页 3 14.根据权利要求13所述的制造固态成像器件的方法，其中所述结合还包括结合多个 芯片簇，所述多个芯片簇分别包括所述多个成像半导体芯片和所述多个图像处理半导体芯 片的相邻对。 15.一种电子设备，包括根据权利要求1所述的固态成像器件。 16.根据权利要求15所述的电子设备，其中所述电子设备是相机。 权 利 要 求 。
7、书CN 102918648 A 1/11页 4 半导体器件、 固态成像器件和相机系统 技术领域 0001 本公开涉及一种具有两个芯片的堆叠结构的半导体器件、固态成像器件和相机系 统。 背景技术 0002 传统地，对于成像器件，两个芯片（CMOS图像传感器（CIS）和图像处理芯片）每个 安装在封装中，并且作为模块进行组装。 0003 可替代地，在一些情况下，每个芯片是安装的COB（板上芯片）。 0004 近年来，在蜂窝电话等中安装成像器件的情况下，要求安装面积的减小和小型化， 并且已经开发出了将上述两个芯片集成到一个芯片中的SOC（片上系统）。 0005 然而，在混合CIS工艺和高速逻辑工艺用于。
8、到一个芯片的集成的工艺中，不仅步 骤的数量增加和成本高，而且难以保持模拟特性和逻辑特性二者有利，这可能导致成像器 件的特性劣化。 0006 因此，已经提出一种方法，其在芯片级组装上述两个芯片以实现小型化和特性增 强（参考日本专利公开No.2004-146816和No.2008-85755）。 发明内容 0007 然而，在两个芯片的连接中，因为其结构，所以布置间距小，而且可能导致产量降 低。 0008 此外，在从逻辑芯片向CIS芯片提供诸如电源和参考信号的直流成分时，易受到 1/f噪声等的影响。因此，存在这样的缺点：必需专用电路用于与上述逻辑芯片通信，结果 导致成本增加。 0009 本公开提供一。
9、种半导体器件、固态成像器件和相机系统，其可以减少由于两个芯 片之间的连接部分的噪声影响，并且不要求用于通信的专用电路，因此作为结果可以实现 成本降低，此外能够增强两个芯片之间的连接部分中的排列密度和抑制寄生电阻和电容的 增加。 0010 根据本公开的实施例，提供一种固态成像器件，包括：支持基底；成像半导体芯 片，具有布置在所述支持基底上的像素阵列；以及图像处理半导体芯片，布置在所述支持基 底上，其中所述成像半导体芯片和所述图像处理半导体芯片通过在所述支持基底上形成的 通孔（through-via）和相互连接来连接。 0011 根据本公开的另一实施例，提供一种制造所述固态成像器件的方法，包括：在。
10、支持 基底上形成相互连接层；以平铺方式将多个成像半导体芯片和多个图像处理半导体芯片结 合到所述支持基底的表面；用树脂填充所述多个成像半导体芯片和所述多个图像处理半导 体芯片之间的缝隙；抛光所述多个成像半导体芯片和所述多个图像处理半导体芯片；以及 形成从所述多个成像半导体芯片和所述多个图像处理半导体芯片的背面侧到所述相互连 接层的通孔。 说 明 书CN 102918648 A 2/11页 5 0012 根据本公开，可以减少由于两个芯片之间的连接部分导致的噪声影响，并且不要 求用于通信的专用电路，因此作为结果可以实现成本降低。 0013 此外，根据本实施例，可以提高两个芯片之间的连接部分中的排列密。
11、度，并且可以 抑制寄生电阻和电容的增加。 附图说明 0014 图1是示出涉及本公开实施例的作为半导体器件的固态成像器件的配置示例的 图； 0015 图2A到2D是示出涉及本实施例的具有堆叠结构固体成像器件的工艺流程的图； 0016 图3是示出涉及本实施例的固态成像器件的配置示例的框图； 0017 图4是用于说明涉及本实施例的第一衬垫结构的图； 0018 图5是用于说明涉及本实施例的第二衬垫结构的图； 0019 图6是示出CSP（芯片级封装）的第一配置示例的图； 0020 图7是示出CSP（芯片级封装）的第二配置示例的图； 0021 图8是示出CSP（芯片级封装）的第三配置示例的图； 0022 。
12、图9是用于说明将第一芯片（CIS芯片）和第二芯片（逻辑芯片）结合到支持基底晶 片的第一示例的图； 0023 图10是用于说明将第一芯片（CIS芯片）和第二芯片（逻辑芯片）结合到支持基底 晶片的第二示例的图； 0024 图11是示出涉及本实施例的固态成像器件的另一配置示例的框图； 0025 图12是示出涉及本实施例的固态成像器件的又一配置示例的框图； 0026 图13是示出涉及本实施例的固态成像器件的又一配置示例的框图；以及 0027 图14是示出应用涉及本公开实施例的固态成像元件的相机系统的配置的一个示 例的图。 具体实施方式 0028 以下将与附图相关联地描述本公开的实施例。 0029 将按。
13、照以下顺序进行描述。 0030 1.固态成像器件的概述 0031 2.工艺流程 0032 3.电路配置和排列 0033 4.衬垫结构 0034 5.芯片级封装（CSP） 0035 6.个体芯片的结合 0036 0037 图1是示出涉及本公开实施例的作为半导体器件的固态成像器件的配置示例的 图。 0038 在本实施例中，CMOS图像传感器的配置将描述为半导体器件的一个示例。 0039 如图1所示，在固态成像器件10中，第一芯片11和第二芯片12平行布置在例如 说 明 书CN 102918648 A 3/11页 6 支持基底（插入机构）13上。 0040 如稍后所述，固态成像器件10的特征在于：在。
14、用于CMOS图像传感器（CIS：CMOS图 像传感器）的支持基底13上提供相互连接层，以进行结合在支持基底上的第一芯片（CIS芯 片）和逻辑芯片之间的电连接。 0041 在本实施例中，第一芯片11由CMOS图像传感器（CIS）芯片形成，并且第二芯片由 包括用于第一芯片的控制电路和图像处理电路的逻辑芯片形成。 0042 第一芯片（CIS芯片）11和第二芯片（逻辑芯片）12面朝下布置在支持基底13上， 使得各个电路表面可以与支持基底（插入机构）13接触。 0043 此外，第一芯片11和第二芯片12的各个芯片的信号可以通过支持基底13上形成 的通孔（VIA）14和相互连接层15来连接。 0044 第。
15、一芯片（CIS芯片）11配置有高击穿电压晶体管（CMOS），并且使用其中充分管理 模拟特性和噪声特性（包括像素特性）以及噪声量足够小的工艺。 0045 这里，高击穿电压晶体管是其中作为栅极绝缘膜的栅极氧化物膜的厚度设置大于 正常MOS晶体管的作为栅极绝缘膜的栅极氧化物膜的厚度的晶体管，并且是能够在高电压 下操作而没有问题的晶体管。高击穿电压晶体管的栅极氧化物膜的厚度优选具有实质上从 5nm到7nm的厚度。 0046 此外，相互连接层15配置有其上安装相互连接层15的电路必需的最小数量的相 互连接层，并且通常相互连接层15是数量小于CIS-逻辑（逻辑）混合电路中的相互连接层 的数量。 0047 。
16、如稍后详细所述，在本实施例的第一芯片（CIS芯片）11上，安装像素阵列101、作 为配置有高击穿电压晶体管的垂直驱动电路的垂直解码器102、驱动器103和模拟电路。 0048 特别地，在第一芯片（CIS芯片11）上安装其特性受1/f噪声（像素晶体管、比较器 1041、DAC（数字模拟转换器）电路等）影响的电路是本实施例的特性。 0049 另一方面，除了第一芯片（CIS芯片）11上安装的电路外的电路安装在第二芯片 （逻辑芯片）12上。 0050 可以由低电压高速逻辑工艺、IO电路等配置的电路对应于那些电路。 0051 在第二芯片（逻辑芯片）12中，使用用于逻辑电路和存储器电路的低电压高速晶体 管。
17、（LV Tr.）以及用于输入/输出电路的高击穿电压晶体管（HV Tr.）。 0052 低电压高速晶体管Tr.是指通过设置栅极绝缘膜的膜厚度等于或大于通用MOS晶 体管的栅极绝缘膜的膜厚度来形成，以便即使在低电压的情况下也以高速操作的晶体管。 低电压晶体管的栅极氧化物膜的厚度优选具有实质上从1.5nm到3nm的厚度。 0053 鉴于FAB的改变和发展，优选采用可以通过使用通用ASIC设计流程来设计的电路 配置，并且通过组合不同功能、特性和工艺的逻辑芯片与所述CIS芯片来尝试产品开发变 得容易。 0054 一般地，在逻辑工艺中各种噪声（诸如，RTS、热和例如1/f噪声）的量大于其中管 理噪声的量的。
18、模拟处理中的噪声的量。 0055 在尝试解决噪声等问题的情况下，存在不仅使得逻辑工艺的成本增加而且逻辑电 路特性及其可靠性劣化的可能性。因此，鉴于逻辑FAB的变化与发展，逻辑电路（特别地，其 特性受1/f噪声影响的电路）避免第二芯片（逻辑芯片）12，并且安装在第一芯片（CIS芯片） 说 明 书CN 102918648 A 4/11页 7 11上。 0056 如果使用低成本逻辑，则不管理1/f噪声，相反地，管理噪声的工艺导致高成本。 0057 支持基底13是用于通用CIS的基底（未示出），并且使用硅晶体基底或SOI基底。 0058 在本实施例中，相互连接层15的单个层或多个层形成在硅或SOI基底。
19、上，并且主 要用作用于第一芯片（CIS芯片）11和第二芯片（逻辑芯片）12之间的信号和电源的连接的 插入机构。 0059 此外，除了相互连接外，还可能包括诸如电阻器和电容器的无源元件和诸如晶体 管的有源元件。 0060 0061 图2A到2D是示出涉及本实施例的固态成像器件的工艺流程的图。 0062 以下是工艺流程的概述。 0063 如图2A中所示，向其上形成同相互连接层的单个层或多个层的相互连接15的支 持基底晶片20上，结合剪切为个体的第一芯片（CIS芯片）11和第二芯片（逻辑芯片）12，电 路表面朝向向下方向（面朝下）。 0064 个体芯片（CIS和逻辑）11和12以平铺方式结合到支持基。
20、底晶片301的整个表面。 而且，其后，如图2B所示，涂覆树脂16以填充芯片之间的缝隙。 0065 接下来，抛光个体芯片的后表面侧。 0066 随后，如图2C所示，执行抛光到固态成像器件10必需的预定厚度，以控制个体第 一芯片（CIS芯片）11的厚度。 0067 此时，也同时抛光第二芯片（逻辑芯片）12。 0068 在该定时，各个个体芯片122和123以平铺方式安装在支持基底晶片301上，没有 凹陷和凸起。在随后的工艺中，与用于通用晶片工艺的处理类似的处理可能作为重构晶片。 0069 如图2D所示，通过晶片工艺从个体芯片11和12的后表面侧形成通孔14，并且连 接个体芯片的相互连接（信号、电源）。
21、和支持基板上的相互连接15。 0070 虽然并未在图中示出，但是在形成滤色镜、芯片上透镜等之后，从晶片剪切芯片， 以便完成图1的固态成像器件10。 0071 0072 接下来，将关于涉及本实施例的电路布置，即第一芯片（CIS芯片）11和第二芯片 （逻辑芯片）12的每个上安装的电路的分类（划分），结合图3进行描述。 0073 图3是示出涉及本实施例的固态成像器件的配置示例的框图。 0074 图3的固态成像器件10A具有像素阵列单元101，其中包括光电转换元件的大量单 位像素（未示出）以矩阵方式二维排列。 0075 固态成像器件10A具有垂直驱动电路（行扫描电路）102、垂直解码器103、列处理 。
22、器104、以及参考信号提供单元105，并且被这样配置以便包括水平扫描电路（列扫描电路） 106、定时控制电路107、以及图像信号处理器108。 0076 固态成像器件10A还具有I/F系统电路109。 0077 列处理器104包括比较器1041和计数器电路1042。 0078 在该固态成像器件10A中，定时控制电路107生成时钟信号、控制信号等，用作基 于主时钟的垂直驱动电路102、列处理器104、参考信号提供单元105、水平扫描电路106等 说 明 书CN 102918648 A 5/11页 8 操作的基础。 0079 此外，控制像素阵列单元101的各个单位像素的驱动的外围驱动系统和模拟系 。
23、统，即垂直驱动电路102、列处理器104的比较器1041、参考信号提供单元105等，集成到与 像素阵列单元101相同的第一芯片11上。 0080 另一方面，定时控制电路107、图像信号处理器108、列处理器104的计数器电路 1042以及水平扫描电路106集成到不同于上述芯片的第二芯片（逻辑芯片）12上。 0081 在图3中，图中虚线围绕的部分布置在第一芯片（CIS芯片）11上，并且其他部分 布置在第二芯片（逻辑芯片）12上。 0082 虽然在此省略图形表示，但是单位像素具有光电转换元件（例如，光电二极管）。除 了光电转换元件之外，单位像素具有例如传输晶体管，其将通过光电转换元件中的光电转 换。
24、获得的电荷传输到FD（浮置扩散）部分。 0083 作为单位像素，除了传输晶体管之外，可以采用具有复位晶体管和放大晶体管的3 晶体管配置的像素，复位晶体管控制FD部分的电势，放大晶体管输出取决于FD部分的电势 的信号。可替代地，作为单位像素，可以使用此外具有用于像素选择的选择晶体管等的4晶 体管配置的像素。 0084 在像素阵列单元101中，单位像素关于m列和n行二维排列。对于该m行和n列 的像素排列，行控制线基于每一行布线，列信号线基于每一列布线。 0085 行控制线的每一端连接到用于对应各行之一的垂直驱动电路102的输出端子的 各个之一。垂直驱动电路102配置有移位寄存器等，并且经由行控制线。
25、控制像素阵列单元 101的行地址和行扫描。 0086 列处理器104例如具有为像素阵列单元101的每个像素列（即，为每个垂直信号线 LSGN）提供的ADC（模拟数字转换器），并且将逐列从像素阵列单元101的各个单位像素输 出的模拟信号转换为数字信号，并且输出该数字信号。 0087 参考信号提供单元105例如具有DAC（数字模拟转换器）作为生成具有所谓斜坡 （RAMP）波形的参考电压Vref的部件，参考电压Vref的电平随着时间过去以斜坡方式变化。 0088 用于生成具有斜坡波形的参考电压Vref的部件不限于DAC。 0089 在从定时控制电路107给出的控制信号的控制下，DAC生成具有斜坡波形。
26、的参考 电压Vref，并且基于从定时控制电路107给出的时钟将其提供给列处理器104的ADC。 0090 ADC的每个具有这样的配置，以便能够选择地进行AD转换操作，该AD转换操作对 应于通过读出所有单位像素的信息的逐行扫描系统的正常帧速率模式和高速帧速率模式 的各个操作模式。 0091 与正常帧速率模式相比，高速帧速率模式是其中将单位像素的曝光时间设置为1/ N以将帧速率提高N倍（例如，两倍）的操作模式。 0092 通过从定时控制电路107给出的控制信号的控制，进行该操作模式的切换。此外， 对定时控制电路107，从外部系统控制器（未示出）给出用于正常帧速率模式和高速帧速率 模式的各个操作模式。
27、的切换的指示信息。 0093 ADC全部具有相同的配置，并且具有比较器1041、例如作为计数器电路1042的向 上/向下计数器、传输开关和存储器设备。 0094 比较器1041比较垂直信号线的信号电压与从参考信号提供单元105提供的参考 说 明 书CN 102918648 A 6/11页 9 电压Vref，该信号电压取决于从像素阵列单元101的第n列上的每个单位像素输出的信号， 该参考电压Vref具有斜坡波形。 0095 在比较器1041中，例如，当参考电压Vref高于信号电压时其输出Vco变为“H”电 平，并且当参考电压Vref等于或低于信号电压Vx时其输出Vco变为“L”电平。 0096 。
28、作为向上/向下计数器的计数器电路1042是异步计数器。在从定时控制电路107 给出的控制信号的控制下，同时并且与DAC并行地从定时控制电路对其给出时钟。 0097 计数器电路1042与该时钟同步地执行向下（DOWN）计数或向上（UP）计数，从而测 量从比较器1041中的比较操作的开始到比较操作的结束的比较时段。 0098 以该方式，经由列信号线逐列从像素阵列单元101的每个单位像素提供的模拟信 号转换为N位数字信号，并且通过比较器1041和向上/向下计数器电路1042的每个操作 存储在存储设备中。 0099 水平扫描电路106配置有移位寄存器等，并且控制列处理器104中的ADC的列地 址和列扫。
29、描。 0100 在该水平扫描电路106的控制下，通过ADC的每个的AD转换获得的N位数字信号 顺序读出到水平信号线LHR，并且经由该水平信号线LHR输出到图像信号处理器108作为成 像数据。 0101 图像信号处理器108是执行用于成像数据的各种信号处理的电路，并且如此配置 以便包括图像信号处理电路ISP（图像信号处理）1081、微处理器1082、存储器电路1083等。 0102 在本实施例中，通过安装在第一芯片（CIS芯片）11上的比较器1041，取决于从每 个单位像素输出的信号的垂直信号线LSGN的信号电压，与从参考信号提供单元105提供的 具有斜坡波形的参考电压Vref比较。 0103 。
30、此外，基于比较结果，通过安装在第二芯片（逻辑芯片）12上的计数器电路1042测 量从比较操作的开始到比较操作的结束的比较时段。 0104 这里，支持基底13上的通孔和相互连接15插入在每个安装在上和下芯片上的比 较器1041和计数器电路1042之间，并且经由其进行信号传输的视频信号路径在该部分隔 离是本实施例的特性之一。 0105 安装在第一芯片（CIS芯片）11上的比较器1041仅配置有高击穿电压晶体管（HV Tr.）。 0106 比较器1041安装在与像素阵列单元101的芯片相同的芯片（CIS芯片）11上，并 且管理该工艺以便获得充足的特性作为模拟特性和噪声特性（特别地，1/f噪声）。 0。
31、107 安装在第二芯片（逻辑芯片）12上的计数器电路1042仅配置有低击穿电压晶体管 （LV Tr.），并且进行利用先进逻辑工艺的高速操作设计。 0108 通孔因为其结果易受到来自相邻信号的串扰噪声的影响。在连接其相互连接间距 特别窄的ADC部分的视频信号的情况下，需要使用抗噪声尽可能健壮的CMOS数字信号。 0109 比较器1041的输出是具有关于所谓时间轴的数据的CMOS逻辑信号，以便例如当 参考电压Vref高于信号电压时输出Vco变为“H”电平，当参考电压Vref等于或小于信号 电压Vx时输出Vco变为“L”电平。该CMOS逻辑信号的噪声电阻比较高。 0110 0111 图4是用于说明涉。
32、及本实施例的第一衬垫结构的图。 说 明 书CN 102918648 A 7/11页 10 0112 对于衬垫，在剪切芯片的处理之前，通过晶片工艺在支持基底13的晶片20上从第 一芯片（CIS芯片）11和第二芯片（逻辑芯片）12的每个的后表面侧形成孔部分201和202。 0113 此外，由最上相互连接层（Al）203和204形成衬垫，所述最上相互连接层由各个芯 片的Al形成。 0114 此外，滤光镜和片上透镜205布置在第一芯片（CIS芯片）11光入射侧。 0115 图5是用于说明涉及本实施例的第二衬垫结构的图。 0116 在图5的示例中，对各个个体芯片11和12的后表面执行金属相互连接处理，以。
33、形 成衬垫211和212。 0117 在该情况下，虽然与图4的示例相比工艺步骤增加，但是可以利用个体芯片11和 12的衬垫下区域213和214作为电路布置和相互连接区域。 0118 结果，当与具有相同功能的芯片进行比较时，与图4的衬垫配置相比芯片尺寸可 以减小。 0119 0120 接下来，将进行关于CSP的描述。 0121 图6是示出CSP（芯片级封装）的第一配置示例的图。 0122 图7是示出CSP（芯片级封装）的第二配置示例的图。 0123 图8是示出CSP（芯片级封装）的第三配置示例的图。 0124 各个个体的PAD电极（端子）203和204和支持基底（插入机构）13上的金属相互 连接。
34、15经由通孔14连接。 0125 支持基底（插入机构）13上的金属相互连接15和CSP的后表面相互连接241通过 TSV（硅通孔）242连接。 0126 作为衬垫结构，可以采用图4和图5的配置的任一。 0127 此外，保护玻璃221通过粘合剂243结合以保护CIS光接收表面上的滤色镜和片 上透镜205。 0128 保护玻璃211可以通过在晶片状态下结合之后切块来剪切，或者可以在剪切芯片 个体之后逐个芯片结合。 0129 在图6中，231指示第一芯片（CIS芯片）11的电路区域。232指示第二芯片（逻辑 芯片）12的电路区域。233指示第一芯片11的外围电路区域。 0130 衬垫孔部分201和2。
35、02用于探针测试（在保护玻璃结合之前）。然而，如图7所示， 可以基于通过使用金属球244或RDL相互连接241的电极来执行探针测试的前提，忽略探 针衬垫孔部分201和202。 0131 在该情况下，允许芯片尺寸的进一步减小。 0132 本实施例的特性是衬垫（PAD）电极（端子）203和204与CSP的后表面相互连接241 之间的连接穿过支持基底（插入机构）13上的相互连接15。 0133 这使得TSV242可能独立于各个个体芯片的平面底图布置在任意位置，如图6和图 7所示。 0134 这可以减少CSP1和SCP2的球排列与个体芯片11和12的电路排列之间的关系的 失配，并且允许更灵活的球排列或。
36、个体芯片的平面底图。 0135 可替代地，还可能省略如图8所示的RDL相互连接241。 说 明 书CN 102918648 A 10 8/11页 11 0136 0137 图9是用于说明将第一芯片（CIS芯片）和第二芯片（逻辑芯片）结合到支持基底晶 片的第一示例的图。 0138 图10是用于说明将第一芯片（CIS芯片）和第二芯片（逻辑芯片）结合到支持基底 晶片的第二示例的图。 0139 在将个体芯片结合到支持基底晶片20时，如图9所示，基本上交替布置CIS芯片 11和逻辑芯片12，并且芯片被剪切为这些芯片的每一个的对。 0140 然而，在芯片尺寸特别小的情况下等，每晶片获取的芯片的数量增加，并。
37、且基于每 一个芯片的结合导致安装成本的增加。 0141 因此，通过改变芯片排列和执行基于大量的多个芯片（芯片簇）41和42的结合可 以减少安装成本，例如如图10所示。 0142 在该情况下，不执行结合之前的芯片选择测试。 0143 芯片排列和簇中的芯片数量不限于图9的示例。 0144 如上所述，作为本实施例的半导体器件的一个示例的固态成像器件10具有以下 特性。 0145 在本实施例中，相互连接层提供在用于CIS的支持基底13上，以进行结合到支持 基底13上的第一芯片（CIS芯片）11和第二芯片（逻辑芯片）12之间的电连接。 0146 支持基底（插入机构）13包括Al、Cu等的相互连接层，并且。
38、在第一芯片（CIS芯片） 11和第二芯片（逻辑芯片）12之间进行电连接。 0147 第一芯片（CIS芯片）11的相互连接和支持基底13的相互连接之间的电连接以及 第二芯片（逻辑芯片）12的相互连接和支持基底13的相互连接之间的连接每个通过通孔14 进行。 0148 因为通过晶片工艺处理通孔14，所以足够微小的图案形成是可能的。 0149 通孔14的孔直径受第一芯片（CIS芯片）11和第二芯片（逻辑芯片）12的芯片厚度 的影响。因此，CIS芯片和逻辑芯片的较小芯片厚度对于通孔14的微制作是更有利的。 0150 而且，除了相互连接之外还可能在支持基底13上安装诸如电阻和电容的无源元 件和诸如晶体管。
39、的有源元件。 0151 例如，通过利用后照明型中使用的支持基底13来形成插入机构，可以以低成本制 造CIS。 0152 作为支持基底13，使用其热延展系数等于或相当于第一芯片（CIS芯片）11和第二 芯片（逻辑芯片）12的热延展系数的材料，例如单晶硅基底等。 0153 当进行与具有与本实施例的功能相同的功能的SOC（片上系统）类型的CIS的比 较时，最优地划分本实施例的两个个体芯片的电路配置（电路的切割边缘）。 0154 由于此，本实施例的第一芯片（CIS芯片）11的晶体管Tr.可以仅由高击穿电压 Tr.（CMOS）形成。 0155 此外，相互连接层的数量设置为像素阵列的配置和外围电路的配置必。
40、需的相互连 接层的最小数量，这允许制造成本的降低。 0156 顺带地，在通用CIS工艺中，除了用于高速逻辑电路（诸如控制电路和图像处理电 路）的高击穿电压Tr.之外，低击穿电压LV的高速Tr.也是必需的。此外，对于高速逻辑电 说 明 书CN 102918648 A 11 9/11页 12 路，比用于像素阵列和外围电路的相互连接层的必需最小数量大的数量的相互连接层是必 需的。 0157 在本实施例中，对于逻辑芯片，使用通用逻辑工艺，伴随通用逻辑工艺的FAB中的 变化和发展是容易的。 0158 通用逻辑电路（包括存储器电路和接口电路）安装在第二芯片（逻辑芯片）12上，并 且其模拟特性和噪声特性重要。
41、的电路不安装在逻辑芯片上而安装在第一芯片（CIS芯片）11 上。 0159 通过积极地利用工艺世代的进展和使用最先进的工艺，对于第二芯片（逻辑芯片） 12可以实现诸如功耗降低和速度提高的特性增强。结果，在很多情况下在第一芯片（CIS芯 片）11和第二芯片（逻辑芯片）12之间工艺世代不同。例如，用于第一芯片（CIS芯片）11的 工艺世代是大约250nm到65nm，并且用于第二芯片（逻辑芯片）12的工艺世代是大约90nm、 65nm、40nm、32nm或更小。 0160 通过利用在支持基底（插入机构）晶片20上安装个体芯片之后的晶片工艺进行通 过通孔等的电连接，并且通过构造重新组装的晶片，与凸起（。
42、Bump）连接等相比可以提高端 子的排列密度。 0161 在本实施例中，使用不限于用于电连接的通孔的晶片工艺是一个特性，并且与诸 如凸起连接的组装工艺相比可以便宜地实现微加工。 0162 如果芯片尺寸小并且每晶片获得的芯片数量大，则本实施例是特别有效的。 0163 而且，提高排列密度允许划分为应当安装在第一芯片（CIS芯片）11和第二芯片 （逻辑芯片）12的每个上的最优电路，并且允许固态成像器件的特性提高和制造成本降低。 0164 通过使用用于第一芯片（CIS芯片）11和第二芯片（逻辑芯片）12的每个的最优工 艺，可以最大地利用该特性。 0165 通过省略了多余工艺（例如第一芯片（CIS芯片）。
43、11中的高速逻辑工艺或第二芯片 （逻辑芯片）12中的像素处理），可以实现由于各步骤中的热历史的改进导致的晶体管特性 的提高和像素特性的增强。 0166 而且，允许由于缺陷出现可能性的降低导致的产量的提高。 0167 组合不同尺寸和特性的第一芯片（CIS芯片）和不同功能的第二芯片（逻辑芯片）12 是可能的，并且允许各种商业产品开发。 0168 在形成结合衬垫PAD时，使用在每个个体芯片中形成的金属电极。 0169 在结合个体芯片时，可能剪切多个芯片（芯片簇）而不切割，并且直接安装，用于安 装成本的降低。 0170 在本实施例中，在处理为芯片级封装（CSP）的情况下，各个个体的PAD电极（端子） 。
44、和支持基底（插入机构）上的金属相互连接经由通孔连接。而且，支持基底（插入机构）上的 金属相互连接和CSP的后表面相互连接通过TSV（硅通孔）连接。 0171 经由支持基底（插入机构）上的相互连接在PAD电极（端子）和CSP的后表面相互 连接之间的连接允许独立于各个个体芯片的平面底图在任意位置布置TSV。 0172 而且，还可能利用支持基底（插入机构）上的相互连接作为用于CSP后表面上的 RDL相互连接的部分的替代。例如，连接芯片的电源端子使得容易集成电源端子并且允许 CSP的球的数量的减少。 说 明 书CN 102918648 A 12 10/11页 13 0173 此外，可能省略RDL相互连。
45、接，并且仅用支持基底（插入机构）上的相互连接实现 CSP。 0174 而且，在将个体芯片结合到支持基底晶片时，基本上第一芯片（CIS芯片）11和第 二芯片（逻辑芯片）12交替布置，并且芯片可以剪切为这些芯片的每一个的对。 0175 在芯片尺寸特别小等的情况下，每晶片获得的芯片的数量增加，并且基于每一个 芯片的结合导致安装成本的增加。 0176 因此，例如通过改变芯片排列和执行基于大量的多个芯片（芯片簇）的结合可以减 少安装成本。 0177 此外，根据本实施例可以获得以下效果。 0178 通过采用比较器的输出信号作为在进行图像数据的信号提供/接收的边沿部分 的信号，可以减少在通孔连接部分的噪声问。
46、题，并且允许用于逻辑芯片之间的电路排列的 最适当电路配置。 0179 通过注意模拟特性和噪声特性（特别地1/f噪声）和将其特性受到噪声影响的电路 布置在第一芯片（CIS芯片）上，CIS芯片可以实现在噪声电阻中优越的特性。 0180 通过注意模拟特性和噪声特性（特别地1/f噪声）和将其特性受到噪声影响的电路 布置在CIS芯片上，通用ASIC（逻辑）工艺可以用于逻辑芯片。此外，关于逻辑芯片，容易 允许晶片FAB的改变和到另一FAB的发展。 0181 通过使用用于CIS芯片的最小数量的相互连接层实现成本降低，并且通过加强支 持基底（插入介质）上的相互连接可以解决诸如CIS芯片中的IR降低（降低）的伴。
47、随问题。 0182 最优工艺是仅配置有高电压晶体管（HV Tr.）以及包括CIS芯片必需的最小数量 的相互连接层的电路，并且是通用ASIC工艺用于逻辑芯片。 0183 使用相同的CIS芯片并且改变逻辑芯片允许各种产品开发。 0184 通过利用用于CIS的支持基底来形成插入机构，最小化集成到组合芯片的成本增 加。此外，通过对每个个体芯片的工艺优化允许进一步的成本降低。 0185 除了相互连接之外，通过在支持基底（插入机构）上形成诸如电阻和电容的有源部 分和诸如晶体管的无源部分，可以实现安装本固态成像器件的系统的部件数量的减少和小 型化。 0186 在配置CSP时，对TSV的位置没有限制，并且可以。
48、减少CSP的球布置和个体芯片的 电路布置之间的关系的失配。而且，通过灵活的球布置的响应允许用于其中安装本固态成 像器件的系统的基底。 0187 虽然已经描述了CMOS图像传感器的配置作为本实施例中的半导体器件的一个示 例，但是上述配置可以应用于例如后照明型CMOS图像传感器，并且可以展示上述各个效 果。然而，即使前照明型也可以充分展示上述各个效果。 0188 具有这样的效果的固态成像元件可以用作数字照相机和视频摄录相机的成像器 件。 0189 在图3的配置中，作为数字系统电路的垂直解码器103布置在第一芯片11上。然 而，在本公开中，如图11所示，还可能将该垂直解码器103安装在第二芯片12B侧，并且以 这样的方式配置模拟系统电路和数字系统电路，使得这些电路划分到不同的芯片上。 0190 此外，在上述实施例中，已经作为一个示例的列并行ADC，关于具有比较器电路 说 明 书CN 102918648 A 13 11/11页 14 1041和计数器电路1042作为列处理器104的固态成像器件进行描述。然而，本公开还可以 采用诸如列CDS和列QV的系统。 0191 在该情况下，如对应于图3和图11的图12和图13所示，还可能以这。