半导体器件的形成方法.pdf

摘要
申请专利号：	CN201010565095.3	申请日：	2010.11.29
公开号：	CN102479715A	公开日：	2012.05.30
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):H01L 21/336申请日:20101129\|\|\|公开
IPC分类号：	H01L21/336; H01L21/311	主分类号：	H01L21/336
申请人：	中芯国际集成电路制造（北京）有限公司
发明人：	张海洋; 沈满华; 孙武
地址：	100176 北京市大兴区经济技术开发区文昌大道18号
优先权：
专利代理机构：	北京集佳知识产权代理有限公司 11227	代理人：	骆苏华
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内容摘要

一种半导体器件的形成方法，包括：提供半导体基底，所述半导体基底上形成有NMOS晶体管；形成张应力层，覆盖所述NMOS晶体管；在所述NMOS晶体管的栅电极上方的张应力层中形成开口；对所述半导体基底进行退火；去除所述张应力层。本发明能够减弱不同沟道宽度的NMOS晶体管受应力记忆技术影响的差别，有利于改善器件性能。

权利要求书

1：一种半导体器件的形成方法，其特征在于，包括：提供半导体基底，所述半导体基底上形成有 NMOS 晶体管；形成张应力层，覆盖所述 NMOS 晶体管；在所述 NMOS 晶体管的栅电极上方的张应力层中形成开口；对所述半导体基底进行退火；去除所述张应力层。2：根据权利要求 1 所述的半导体器件的形成方法，其特征在于，所述开口沿所述 NMOS 晶体管的沟道宽度方向的长度与所述 NMOS 晶体管的沟道宽度成反比。3：根据权利要求 2 所述的半导体器件的形成方法，其特征在于，所述开口沿所述 NMOS 晶体管的沟道宽度方向的长度与 (L/W)*L 成正比，其中， L 为所述 NMOS 晶体管的沟道长度， W 为所述 NMOS 晶体管的沟道宽度。4：根据权利要求 1 所述的半导体器件的形成方法，其特征在于，所述开口的深度与所述 NMOS 晶体管的沟道宽度成反比。5：根据权利要求 1 所述的半导体器件的形成方法，其特征在于，所述开口的形状可以是矩形或椭圆形。6：根据权利要求 1 所述的半导体器件的形成方法，其特征在于，所述张应力层的材料为氮化硅。7：根据权利要求 6 所述的半导体器件的形成方法，其特征在于，所述张应力层的形成方法为等离子增强型化学气相沉积或高密度等离子增强型化学气相沉积。8：根据权利要求 1 所述的半导体器件的形成方法，其特征在于，所述开口的形成方法为干法刻蚀。9：根据权利要求 1 所述的半导体器件的形成方法，其特征在于，使用干法刻蚀和 / 或湿法刻蚀去除所述张应力层。10：根据权利要求 1 所述的半导体器件的形成方法，其特征在于，所述半导体基底上还形成有 PMOS 晶体管，所述形成张应力层包括：形成张应力层，覆盖所述 PMOS 晶体管和 NMOS 晶体管；在所述张应力层上形成光刻胶层并图形化，定义出所述 NMOS 晶体管的图形；以所述图形化后的光刻胶层为掩膜进行刻蚀，去除所述 PMOS 晶体管表面的张应力层。11：根据权利要求 1 所述的半导体器件的形成方法，其特征在于，所述 NMOS 晶体管的表面还形成有衬垫层和刻蚀阻挡层，所述张应力层形成于所述刻蚀阻挡层之上。

说明书

半导体器件的形成方法
    【技术领域】
     本发明涉及半导体制造技术，尤其涉及一种半导体器件的形成方法。背景技术由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高 MOS 晶体管的性能成为越来越常用的手段。通过适当控制应力，可以提高载流子 (NMOS 晶体管中的电子， PMOS 晶体管中的空穴 ) 迁移率，也就提高了驱动电流，因而应力可以极大地提高 MOS 晶体管的性能。
     现有技术中，双应力衬垫技术在 NMOS 晶体管上形成张应力衬垫层 (tensile stress liner)，在 PMOS 晶体管上形成压应力衬垫层 (compressive stressliner)，从而增大了 PMOS 晶体管和 NMOS 晶体管的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来 24％的速度提升。
     此外，在现有的高性能的半导体器件中，还通过嵌入式锗硅 (EmbeddedGeSi) 技术来提高 PMOS 晶体管的性能，主要是在需要形成源区和漏区的区域形成锗硅材料，然后再进行掺杂形成 PMOS 晶体管的源区和漏区。形成锗硅材料是为了引入硅和锗硅 (SiGe) 之间晶格失配形成的压应力，以提高 PMOS 晶体管的性能。
     随着半导体器件的特征尺寸 (CD， Critical Dimension) 的不断减小，应力记忆技术 (SMT， Stress Memorization Technology) 得到了广泛的使用。SMT 用于提高 NMOS 晶体管的性能，主要包括：首先在 NMOS 晶体管上形成张应力层，所述张应力层一般为刚性较强的氮化硅层；之后对所述 NMOS 晶体管和张应力层进行退火，由于所述张应力层的刚性较强，从而将张应力层中的张应力引入至所述 NMOS 晶体管的栅电极、源区、漏区和衬底，且所述张应力持续存在，被 “记忆” 在所述 NMOS 晶体管的栅电极、源区、漏区和衬底，故此得名；接下来去除所述张应力层，完成应力记忆过程。
     但是，现有技术的应力记忆技术会影响 NMOS 晶体管的性能参数，如阈值电压 (threshold voltage)、饱和电流等，尤其是沟道宽度 (channel width 或 devicewidth) 较小的 NMOS 晶体管对应力更为敏感。图 1 示出了沟道长度为 40nm(gate ＝ 40nm) 的 NMOS 晶体管在经过应力记忆技术处理后，阈值电压随着沟道宽度的偏移关系曲线，可见，器件的沟道宽度越小，阈值电压的偏移越大，即受应力记忆技术的影响越大。由于在半导体工艺中，半导体基底上往往形成有大量的晶体管，沟道宽度较小的 NMOS 晶体管对应力的过度敏感会影响器件性能。
     发明内容本发明解决的问题是应力记忆技术对不同沟道宽度的 NMOS 晶体管的性能参数影响不同，影响器件性能。
     为解决上述问题，本发明提供了一种半导体器件的形成方法，包括：
     提供半导体基底，所述半导体基底上形成有 NMOS 晶体管；
     形成张应力层，覆盖所述 NMOS 晶体管；
     在所述 NMOS 晶体管的栅电极上方的张应力层中形成开口；
     对所述半导体基底进行退火；
     去除所述张应力层。
     可选的，所述开口沿所述 NMOS 晶体管的沟道宽度方向的长度与所述 NMOS 晶体管的沟道宽度成反比。
     可选的，所述开口沿所述 NMOS 晶体管的沟道宽度方向的长度与 (L/W)*L 成正比，其中， L 为所述 NMOS 晶体管的沟道长度， W 为所述 NMOS 晶体管的沟道宽度。
     可选的，所述开口的深度与所述 NMOS 晶体管的沟道宽度成反比。
     可选的，所述开口的形状可以是矩形或椭圆形。
     可选的，所述张应力层的材料为氮化硅。
     可选的，所述张应力层的形成方法为等离子增强型化学气相沉积或高密度等离子增强型化学气相沉积。
     可选的，所述开口的形成方法为干法刻蚀。
     可选的，使用干法刻蚀和 / 或湿法刻蚀去除所述张应力层。
     可选的，所述半导体基底上还形成有 PMOS 晶体管，所述形成张应力层包括：
     形成张应力层，覆盖所述 PMOS 晶体管和 NMOS 晶体管；
     在所述张应力层上形成光刻胶层并图形化，定义出所述 NMOS 晶体管的图形；
     以所述图形化后的光刻胶层为掩膜进行刻蚀，去除所述 PMOS 晶体管表面的张应力层。
     可选的，所述 NMOS 晶体管的表面还形成有衬垫层和刻蚀阻挡层，所述张应力层形成于所述刻蚀阻挡层之上。
     与现有技术相比，本发明具有以下优点：
     本技术方案在 NMOS 晶体管上形成张应力层之后，在 NMOS 晶体管的栅电极上方的张应力介质层中形成开口，之后再进行退火，由于去除了部分张应力介质层，降低了退火过程中张应力层对 NMOS 晶体管的影响，减弱了不同沟道宽度的 NMOS 晶体管受应力记忆技术影响的差别，有利于改善器件性能。
     进一步的，本技术方案中所述开口沿沟道宽度方向的长度以及深度和 NMOS 晶体管的沟道宽度成反比，即沟道宽度越小，所述开口的体积越大，也即形成所述开口过程中去除的张应力层越多，从而减小引入 NMOS 晶体管的张应力，有利于避免沟道宽度较小的 NMOS 晶体管对应力过度敏感导致的器件性能下降。附图说明
     图 1 是现有技术的经过应力记忆技术处理的 NMOS 晶体管的阈值电压和沟道宽度之间的关系曲线图；
     图 2 是本发明实施例的半导体器件的形成方法的流程示意图；
     图 3 至图 7 是本发明第一实施例的半导体器件的形成方法的中间结构的剖面图和俯视图；
     图 8 和图 9 是本发明第二实施例的半导体器件的形成方法的中间结构的剖面图和俯视图；
     图 10 和图 11 是本发明第三实施例的半导体器件的形成方法的中间结构的剖面图和俯视图。具体实施方式
     现有技术中，应力记忆技术对不同沟道宽度的 NMOS 晶体管的性能参数的影响不同，尤其是沟道宽度较小的 NMOS 晶体管对应力非常敏感，会导致器件性能下降。
     本技术方案在 NMOS 晶体管上形成张应力层之后，在 NMOS 晶体管的栅电极上方的张应力介质层中形成开口，之后再进行退火，由于去除了部分张应力介质层，降低了退火过程中张应力层对 NMOS 晶体管的影响，减弱了不同沟道宽度的 NMOS 晶体管受应力记忆技术影响的差别，有利于改善器件性能。
     进一步的，本技术方案中所述开口沿沟道宽度方向的长度以及深度和 NMOS 晶体管的沟道宽度成反比，即沟道宽度越小，所述开口的体积越大，也即形成所述开口过程中去除的张应力层越多，从而减小引入 NMOS 晶体管的张应力，有利于避免沟道宽度较小的 NMOS 晶体管对应力过度敏感导致的器件性能下降。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
     在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
     图 2 示出了本发明实施例的半导体器件的形成方法的流程示意图，包括：
     步骤 S11，提供半导体基底，所述半导体基底上形成有 NMOS 晶体管；
     步骤 S12，形成张应力层，覆盖所述 NMOS 晶体管；
     步骤 S13，在所述 NMOS 晶体管的栅电极上方的张应力层中形成开口；
     步骤 S14，对所述半导体基底进行退火；
     步骤 S15，去除所述张应力层。
     图 3 至图 7 示出了本发明第一实施例的半导体器件的形成方法的中间结构的剖面图及俯视图，下面结合图 2 和图 3 至图 7 对本发明的第一实施例进行详细说明。
     结合图 2 和图 3，执行步骤 S11，提供半导体基底，所述半导体基底上形成有 NMOS 晶体管。具体的，提供半导体基底 10，所述半导体基底 10 上形成有 NMOS 晶体管，所述 NMOS 晶体管包括形成在半导体基底 10 上的栅极结构 11、位于栅极结构 11 两侧的半导体基底 10 中的源区 12 和漏区 13，其中，所述栅极结构 11 可以包括栅介质层和位于其上的栅电极，还可以包括形成在所述栅介质层和栅电极侧壁上的侧墙。
     所述半导体基底 20 的材质可以是单晶硅，也可以是绝缘体上硅 (SOI， Silicon On Insulator) 结构或硅上外延层结构。本实施例中，所述 NMOS 晶体管上方覆盖有衬垫层 14 和刻蚀阻挡层 15，所述衬垫层 14 的材料可以是氧化硅，所述刻蚀阻挡层 15 的材料可以是氮化硅。
     结合图 2 和图 4，执行步骤 S12，形成张应力层，覆盖所述 NMOS 晶体管。具体的，形成张应力层 16，覆盖所述 NMOS 晶体管。所述张应力层 16 的材料可以是氮化硅，其形
     成方法可以是等离子增强型化学气相沉积 (PECVD) 或高密度等离子增强型化学气相沉积 (HDPCVD)，在形成之后，可以对所述张应力层 16 的表面进行平坦化，使其表面平整，所述平坦化的方法可以是化学机械抛光 (CMP)。在形成所述张应力层 16 的过程中，可以通过调节反应过程的压强、气体流量以及等离子体的功率或本领域技术人员公知的其他方法，对所述张应力层 16 具备的应力类型和大小进行调节，使其具有张应力 (tensile stress)。
     结合图 2、图 5 和图 6，执行步骤 S13，在所述 NMOS 晶体管的栅电极上方的张应力层中形成开口。具体的，在所述 NMOS 晶体管的栅极结构 11 上方的张应力层 16 中形成开口 17，所述开口 17 的形成方法为干法刻蚀，所述干法刻蚀可以包括：在所述张应力层 16 的表面上形成光刻胶层并图形化，定义出所述开口 17 的图形；之后以所述图形化后的光刻胶层为掩膜对所述张应力层 16 进行刻蚀，形成所述开口 17 ；最后去除所述光刻胶层。图 6 是形成开口 17 后所述半导体器件的俯视图，需要说明的是，图 6 仅为示意，为了更清楚的说明本实施例的技术方案，图 6 中并未示出全部的张应力层 16，而是将其下方的源区 12 和漏区 13 暴露出来，图 5 是图 6 沿 a-b 方向的剖面图。
     所述开口 17 在所述张应力层 16 表面的形状可以为矩形或椭圆形，本实施例中为矩形。
     所述开口 17 沿所述 NMOS 晶体管的沟道宽度方向的长度 D 与所述 NMOS 晶体管的沟道宽度 W 成反比，即所述沟道宽度 W 越小，所述开口 17 沿沟道宽度方向的长度 D 也就越大。优选的，所述开口 17 沿沟道宽度方向的长度 D 与 (L/W)*L 成正比，其中， L 为所述 NMOS 晶体管的沟道长度。
     所述开口 17 的深度与所述 NMOS 晶体管的沟道宽度 W 成反比，即所述沟道宽度 W 越小，所述开口 17 的深度越深。本实施例中，所述 NMOS 晶体管的沟道宽度 W 较小，所述开口 17 的深度较深，其底部暴露出所述刻蚀阻挡层 15。
     参考图 2，执行步骤 S14，对所述半导体基底 20 进行退火。结合图 5 和图 6，经过退火后，将所述张应力层 16 中的张应力引入至所述 NMOS 晶体管的栅极结构 11、源区 12、漏区 13 和衬底中。退火的工艺条件可以参照现有技术中应力记忆技术中退火的工艺条件。
     由于在所述张应力层 16 上形成了开口 17，即将所述张应力层 16 的一部分加以去除，从而降低了退火过程中引入至 NMOS 晶体管的张应力，使得张应力层 16 对 NMOS 晶体管的性能参数的影响减弱。进一步的，所述开口 17 的尺寸与所述 NMOS 晶体管的沟道宽度 W 相关，其沿沟道宽度方向的长度 D 与沟道宽度 W 成反比，其深度与沟道宽度 W 成反比，即所述 NMOS 晶体管的沟道宽度 W 越小，所述开口 17 的尺寸越大，使得去除的张应力层 16 也就越多，从而避免了沟道宽度较小的 NMOS 晶体管对应力的过度敏感，导致器件性能下降的问题。
     结合图 2 和图 7，执行步骤 S15，去除所述张应力层。具体的，去除所述张应力层，暴露出所述刻蚀阻挡层 15。所述张应力层的去除方法可以是干法刻蚀和 / 或湿法刻蚀，例如可以首先使用干法刻蚀去除所述张应力层的大部分，之后采用热磷酸溶液对所述剩余的张应力层进行湿法刻蚀，将其全部去除，暴露出所述刻蚀阻挡层 15。当然，在其他具体实施例中，也可以不形成所述衬垫层 14 和刻蚀阻挡层 15，而将所述张应力层直接形成在 NMOS 晶体管上，在去除所述张应力层之后，相应的暴露出所述 NMOS 晶体管。
     图 8 和图 9 示出了第二实施例的中间结构的剖面图和俯视图，其中，图 8 为图 9 沿a-b 方向的剖视图，类似的，为了清楚的说明本实施例的方案，并未示出所述源区 22 和漏区 23 上方的张应力层 26。第二实施例的步骤与第一实施例类似，包括：提供半导体基底 20，所述半导体基底 20 上形成有 NMOS 晶体管，所述 NMOS 晶体管包括栅极结构 21、源区 22 和漏区 23，所述 NMOS 晶体管上还覆盖有衬垫层 24 和刻蚀阻挡层 25 ；之后形成张应力层 26，覆盖所述刻蚀阻挡层 25 ；接着在所述栅极结构 21 上方的张应力层 26 上形成开口 27 ；之后对所述半导体基底 20 进行退火并将所述张应力层 26 去除。由于第二实施例中 NMOS 晶体管的沟道宽度 W 大于第一实施例中 NMOS 晶体管的沟道宽度 W，因此，第二实施例中，形成在所述张应力层 26 上的开口 27 尺寸较小，其沿沟道宽度方向的长度 D 相对于第一实施例较小，其深度相对于第一实施例而言也较小，开口 27 并未贯穿所述张应力层 26，其底部暴露出残留的张应力层 26。
     图 10 和图 11 示出了第三实施例的中间结构的剖面图和俯视图，其中，图 10 为图 11 沿 a-b 方向的剖视图，类似的，为了清楚的说明本实施例的方案，并未示出所述源区 32 和漏区 33 上方的张应力层 36。第三实施例的步骤与第一实施例和第二实施例类似，包括：提供半导体基底 30，所述半导体基底 30 上形成有 NMOS 晶体管，所述 NMOS 晶体管包括栅极结构 31、源区 32 和漏区 33，所述 NMOS 晶体管上还覆盖有衬垫层 34 和刻蚀阻挡层 35 ；之后形成张应力层 36，覆盖所述刻蚀阻挡层 35 ；接着在所述栅极结构 31 上方的张应力层 36 上形成开口 37。由于第三实施例中 NMOS 晶体管的沟道宽度 W 与第二实施例中 NMOS 晶体管的沟道宽度 W 相比更大，因此，第三实施例中，形成在所述张应力层 36 上的开口 37 尺寸进一步减小，其沿沟道宽度方向的长度 D 小于第二实施例中的开口长度 D，其深度相对也比第二实施例中的开口深度小，开口 37 并未贯穿所述张应力层 36，其底部暴露出残留的张应力层 36。在本发明的其他具体实施例中，半导体基底上还可以并列形成有 PMOS 晶体管和 NMOS 晶体管，形成张应力层的过程可以包括：形成张应力层，覆盖所述 PMOS 晶体管和 NMOS 晶体管；在所述张应力层上形成光刻胶层并图形化，定义出所述 NMOS 晶体管的图形；以所述图形化后的光刻胶层为掩膜进行刻蚀，去除所述 PMOS 晶体管表面的张应力层。之后在所述 NMOS 晶体管的栅电极上方的张应力层上形成开口并对所述半导体基底进行退火，具体请参见上述实施例的内容，这里不再赘述。
     综上，本技术方案在 NMOS 晶体管上形成张应力层之后，在 NMOS 晶体管的栅电极上方的张应力介质层中形成开口，之后再进行退火，由于去除了部分张应力介质层，降低了退火过程中张应力层对 NMOS 晶体管的影响，减弱了不同沟道宽度的 NMOS 晶体管受应力记忆技术影响的差别，有利于改善器件性能。
     进一步的，本技术方案中所述开口沿沟道宽度方向的长度以及深度和 NMOS 晶体管的沟道宽度成反比，即沟道宽度越小，所述开口的体积越大，也即形成所述开口过程中去除的张应力层越多，从而减小引入 NMOS 晶体管的张应力，有利于避免沟道宽度较小的 NMOS 晶体管对应力过度敏感导致的器件性能下降。
     本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案
     的保护范围。

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1、(10)申请公布号 CN 102479715 A (43)申请公布日 2012.05.30 C N 1 0 2 4 7 9 7 1 5 A *CN102479715A* (21)申请号 201010565095.3 (22)申请日 2010.11.29 H01L 21/336(2006.01) H01L 21/311(2006.01) (71)申请人中芯国际集成电路制造（北京）有限公司地址 100176 北京市大兴区经济技术开发区文昌大道18号 (72)发明人张海洋沈满华孙武 (74)专利代理机构北京集佳知识产权代理有限公司 11227 代理人骆苏华 (54) 发明名称半导体器件。

2、的形成方法 (57) 摘要一种半导体器件的形成方法，包括：提供半导体基底，所述半导体基底上形成有NMOS晶体管；形成张应力层，覆盖所述NMOS晶体管；在所述 NMOS晶体管的栅电极上方的张应力层中形成开口；对所述半导体基底进行退火；去除所述张应力层。本发明能够减弱不同沟道宽度的NMOS晶体管受应力记忆技术影响的差别，有利于改善器件性能。 (51)Int.Cl. 权利要求书1页说明书6页附图5页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 1 页说明书 6 页附图 5 页 1/1页 2 1.一种半导体器件的形成方法，其特征在于，包括：提供半导体。

3、基底，所述半导体基底上形成有NMOS晶体管；形成张应力层，覆盖所述NMOS晶体管；在所述NMOS晶体管的栅电极上方的张应力层中形成开口；对所述半导体基底进行退火；去除所述张应力层。 2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述开口沿所述NMOS 晶体管的沟道宽度方向的长度与所述NMOS晶体管的沟道宽度成反比。 3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述开口沿所述NMOS 晶体管的沟道宽度方向的长度与(L/W)*L成正比，其中，L为所述NMOS晶体管的沟道长度， W为所述NMOS晶体管的沟道宽度。 4.根据权利要求1所述的半导体器件的形成方法，其特征。

4、在于，所述开口的深度与所述NMOS晶体管的沟道宽度成反比。 5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述开口的形状可以是矩形或椭圆形。 6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述张应力层的材料为氮化硅。 7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述张应力层的形成方法为等离子增强型化学气相沉积或高密度等离子增强型化学气相沉积。 8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述开口的形成方法为干法刻蚀。 9.根据权利要求1所述的半导体器件的形成方法，其特征在于，使用干法刻蚀和/或湿法刻蚀去除所述张应力层。 10.根据。

5、权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体基底上还形成有PMOS晶体管，所述形成张应力层包括：形成张应力层，覆盖所述PMOS晶体管和NMOS晶体管；在所述张应力层上形成光刻胶层并图形化，定义出所述NMOS晶体管的图形；以所述图形化后的光刻胶层为掩膜进行刻蚀，去除所述PMOS晶体管表面的张应力层。 11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述NMOS晶体管的表面还形成有衬垫层和刻蚀阻挡层，所述张应力层形成于所述刻蚀阻挡层之上。权利要求书CN 102479715 A 1/6页 3 半导体器件的形成方法技术领域 0001 本发明涉及半导体制。

6、造技术，尤其涉及一种半导体器件的形成方法。背景技术 0002 由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。通过适当控制应力，可以提高载流子(NMOS晶体管中的电子，PMOS晶体管中的空穴)迁移率，也就提高了驱动电流，因而应力可以极大地提高MOS 晶体管的性能。 0003 现有技术中，双应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在PMOS晶体管上形成压应力衬垫层(compressive stressliner)，从而增大了PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速。

7、度。据研究，使用双应力衬垫技术的集成电路能够带来24的速度提升。 0004 此外，在现有的高性能的半导体器件中，还通过嵌入式锗硅(EmbeddedGeSi)技术来提高PMOS晶体管的性能，主要是在需要形成源区和漏区的区域形成锗硅材料，然后再进行掺杂形成PMOS晶体管的源区和漏区。形成锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，以提高PMOS晶体管的性能。 0005 随着半导体器件的特征尺寸(CD，Critical Dimension)的不断减小，应力记忆技术(SMT，Stress Memorization Technology)得到了广泛的使用。SMT用于提高NM。

8、OS晶体管的性能，主要包括：首先在NMOS晶体管上形成张应力层，所述张应力层一般为刚性较强的氮化硅层；之后对所述NMOS晶体管和张应力层进行退火，由于所述张应力层的刚性较强，从而将张应力层中的张应力引入至所述NMOS晶体管的栅电极、源区、漏区和衬底，且所述张应力持续存在，被“记忆”在所述NMOS晶体管的栅电极、源区、漏区和衬底，故此得名；接下来去除所述张应力层，完成应力记忆过程。 0006 但是，现有技术的应力记忆技术会影响NMOS晶体管的性能参数，如阈值电压 (threshold voltage)、饱和电流等，尤其是沟道宽度(channel width或devicewidth)较。

9、小的NMOS晶体管对应力更为敏感。图1示出了沟道长度为40nm(gate40nm)的NMOS晶体管在经过应力记忆技术处理后，阈值电压随着沟道宽度的偏移关系曲线，可见，器件的沟道宽度越小，阈值电压的偏移越大，即受应力记忆技术的影响越大。由于在半导体工艺中，半导体基底上往往形成有大量的晶体管，沟道宽度较小的NMOS晶体管对应力的过度敏感会影响器件性能。发明内容 0007 本发明解决的问题是应力记忆技术对不同沟道宽度的NMOS晶体管的性能参数影响不同，影响器件性能。 0008 为解决上述问题，本发明提供了一种半导体器件的形成方法，包括： 0009 提供半导体基底，所述半导体基底上形成有N。

10、MOS晶体管；说明书CN 102479715 A 2/6页 4 0010 形成张应力层，覆盖所述NMOS晶体管； 0011 在所述NMOS晶体管的栅电极上方的张应力层中形成开口； 0012 对所述半导体基底进行退火； 0013 去除所述张应力层。 0014 可选的，所述开口沿所述NMOS晶体管的沟道宽度方向的长度与所述NMOS晶体管的沟道宽度成反比。 0015 可选的，所述开口沿所述NMOS晶体管的沟道宽度方向的长度与(L/W)*L成正比，其中，L为所述NMOS晶体管的沟道长度，W为所述NMOS晶体管的沟道宽度。 0016 可选的，所述开口的深度与所述NMOS晶体管的沟道宽度成反比。。

11、 0017 可选的，所述开口的形状可以是矩形或椭圆形。 0018 可选的，所述张应力层的材料为氮化硅。 0019 可选的，所述张应力层的形成方法为等离子增强型化学气相沉积或高密度等离子增强型化学气相沉积。 0020 可选的，所述开口的形成方法为干法刻蚀。 0021 可选的，使用干法刻蚀和/或湿法刻蚀去除所述张应力层。 0022 可选的，所述半导体基底上还形成有PMOS晶体管，所述形成张应力层包括： 0023 形成张应力层，覆盖所述PMOS晶体管和NMOS晶体管； 0024 在所述张应力层上形成光刻胶层并图形化，定义出所述NMOS晶体管的图形； 0025 以所述图形化后的光刻胶层为掩膜进行刻蚀。

12、，去除所述PMOS晶体管表面的张应力层。 0026 可选的，所述NMOS晶体管的表面还形成有衬垫层和刻蚀阻挡层，所述张应力层形成于所述刻蚀阻挡层之上。 0027 与现有技术相比，本发明具有以下优点： 0028 本技术方案在NMOS晶体管上形成张应力层之后，在NMOS晶体管的栅电极上方的张应力介质层中形成开口，之后再进行退火，由于去除了部分张应力介质层，降低了退火过程中张应力层对NMOS晶体管的影响，减弱了不同沟道宽度的NMOS晶体管受应力记忆技术影响的差别，有利于改善器件性能。 0029 进一步的，本技术方案中所述开口沿沟道宽度方向的长度以及深度和NMOS晶体管的沟道宽度成反比，即。

13、沟道宽度越小，所述开口的体积越大，也即形成所述开口过程中去除的张应力层越多，从而减小引入NMOS晶体管的张应力，有利于避免沟道宽度较小的NMOS 晶体管对应力过度敏感导致的器件性能下降。附图说明 0030 图1是现有技术的经过应力记忆技术处理的NMOS晶体管的阈值电压和沟道宽度之间的关系曲线图； 0031 图2是本发明实施例的半导体器件的形成方法的流程示意图； 0032 图3至图7是本发明第一实施例的半导体器件的形成方法的中间结构的剖面图和俯视图； 0033 图8和图9是本发明第二实施例的半导体器件的形成方法的中间结构的剖面图和说明书CN 102479715 A 3/6页 5 俯。

14、视图； 0034 图10和图11是本发明第三实施例的半导体器件的形成方法的中间结构的剖面图和俯视图。具体实施方式 0035 现有技术中，应力记忆技术对不同沟道宽度的NMOS晶体管的性能参数的影响不同，尤其是沟道宽度较小的NMOS晶体管对应力非常敏感，会导致器件性能下降。 0036 本技术方案在NMOS晶体管上形成张应力层之后，在NMOS晶体管的栅电极上方的张应力介质层中形成开口，之后再进行退火，由于去除了部分张应力介质层，降低了退火过程中张应力层对NMOS晶体管的影响，减弱了不同沟道宽度的NMOS晶体管受应力记忆技术影响的差别，有利于改善器件性能。 0037 进一步的，本技术方案中。

15、所述开口沿沟道宽度方向的长度以及深度和NMOS晶体管的沟道宽度成反比，即沟道宽度越小，所述开口的体积越大，也即形成所述开口过程中去除的张应力层越多，从而减小引入NMOS晶体管的张应力，有利于避免沟道宽度较小的NMOS 晶体管对应力过度敏感导致的器件性能下降。 0038 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。 0039 在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。 0040。

16、图2示出了本发明实施例的半导体器件的形成方法的流程示意图，包括： 0041 步骤S11，提供半导体基底，所述半导体基底上形成有NMOS晶体管； 0042 步骤S12，形成张应力层，覆盖所述NMOS晶体管； 0043 步骤S13，在所述NMOS晶体管的栅电极上方的张应力层中形成开口； 0044 步骤S14，对所述半导体基底进行退火； 0045 步骤S15，去除所述张应力层。 0046 图3至图7示出了本发明第一实施例的半导体器件的形成方法的中间结构的剖面图及俯视图，下面结合图2和图3至图7对本发明的第一实施例进行详细说明。 0047 结合图2和图3，执行步骤S11，提供半导体基底，所述半导体。

17、基底上形成有NMOS 晶体管。具体的，提供半导体基底10，所述半导体基底10上形成有NMOS晶体管，所述NMOS 晶体管包括形成在半导体基底10上的栅极结构11、位于栅极结构11两侧的半导体基底10 中的源区12和漏区13，其中，所述栅极结构11可以包括栅介质层和位于其上的栅电极，还可以包括形成在所述栅介质层和栅电极侧壁上的侧墙。 0048 所述半导体基底20的材质可以是单晶硅，也可以是绝缘体上硅(SOI，Silicon On Insulator)结构或硅上外延层结构。本实施例中，所述NMOS晶体管上方覆盖有衬垫层14 和刻蚀阻挡层15，所述衬垫层14的材料可以是氧化硅，所述刻蚀阻挡层15的。

18、材料可以是氮化硅。 0049 结合图2和图4，执行步骤S12，形成张应力层，覆盖所述NMOS晶体管。具体的，形成张应力层16，覆盖所述NMOS晶体管。所述张应力层16的材料可以是氮化硅，其形说明书CN 102479715 A 4/6页 6 成方法可以是等离子增强型化学气相沉积(PECVD)或高密度等离子增强型化学气相沉积 (HDPCVD)，在形成之后，可以对所述张应力层16的表面进行平坦化，使其表面平整，所述平坦化的方法可以是化学机械抛光(CMP)。在形成所述张应力层16的过程中，可以通过调节反应过程的压强、气体流量以及等离子体的功率或本领域技术人员公知的其他方法，对所述张应力。

19、层16具备的应力类型和大小进行调节，使其具有张应力(tensile stress)。 0050 结合图2、图5和图6，执行步骤S13，在所述NMOS晶体管的栅电极上方的张应力层中形成开口。具体的，在所述NMOS晶体管的栅极结构11上方的张应力层16中形成开口 17，所述开口17的形成方法为干法刻蚀，所述干法刻蚀可以包括：在所述张应力层16的表面上形成光刻胶层并图形化，定义出所述开口17的图形；之后以所述图形化后的光刻胶层为掩膜对所述张应力层16进行刻蚀，形成所述开口17；最后去除所述光刻胶层。图6是形成开口17后所述半导体器件的俯视图，需要说明的是，图6仅为示意，为了更清楚的说明本实。

20、施例的技术方案，图6中并未示出全部的张应力层16，而是将其下方的源区12和漏区13 暴露出来，图5是图6沿a-b方向的剖面图。 0051 所述开口17在所述张应力层16表面的形状可以为矩形或椭圆形，本实施例中为矩形。 0052 所述开口17沿所述NMOS晶体管的沟道宽度方向的长度D与所述NMOS晶体管的沟道宽度W成反比，即所述沟道宽度W越小，所述开口17沿沟道宽度方向的长度D也就越大。优选的，所述开口17沿沟道宽度方向的长度D与(L/W)*L成正比，其中，L为所述NMOS 晶体管的沟道长度。 0053 所述开口17的深度与所述NMOS晶体管的沟道宽度W成反比，即所述沟道宽度W 越小，所述。

21、开口17的深度越深。本实施例中，所述NMOS晶体管的沟道宽度W较小，所述开口17的深度较深，其底部暴露出所述刻蚀阻挡层15。 0054 参考图2，执行步骤S14，对所述半导体基底20进行退火。结合图5和图6，经过退火后，将所述张应力层16中的张应力引入至所述NMOS晶体管的栅极结构11、源区12、漏区 13和衬底中。退火的工艺条件可以参照现有技术中应力记忆技术中退火的工艺条件。 0055 由于在所述张应力层16上形成了开口17，即将所述张应力层16的一部分加以去除，从而降低了退火过程中引入至NMOS晶体管的张应力，使得张应力层16对NMOS晶体管的性能参数的影响减弱。进一步的，所述开口。

22、17的尺寸与所述NMOS晶体管的沟道宽度W 相关，其沿沟道宽度方向的长度D与沟道宽度W成反比，其深度与沟道宽度W成反比，即所述NMOS晶体管的沟道宽度W越小，所述开口17的尺寸越大，使得去除的张应力层16也就越多，从而避免了沟道宽度较小的NMOS晶体管对应力的过度敏感，导致器件性能下降的问题。 0056 结合图2和图7，执行步骤S15，去除所述张应力层。具体的，去除所述张应力层，暴露出所述刻蚀阻挡层15。所述张应力层的去除方法可以是干法刻蚀和/或湿法刻蚀，例如可以首先使用干法刻蚀去除所述张应力层的大部分，之后采用热磷酸溶液对所述剩余的张应力层进行湿法刻蚀，将其全部去除，暴露出所述刻。

23、蚀阻挡层15。当然，在其他具体实施例中，也可以不形成所述衬垫层14和刻蚀阻挡层15，而将所述张应力层直接形成在NMOS晶体管上，在去除所述张应力层之后，相应的暴露出所述NMOS晶体管。 0057 图8和图9示出了第二实施例的中间结构的剖面图和俯视图，其中，图8为图9沿说明书CN 102479715 A 5/6页 7 a-b方向的剖视图，类似的，为了清楚的说明本实施例的方案，并未示出所述源区22和漏区 23上方的张应力层26。第二实施例的步骤与第一实施例类似，包括：提供半导体基底20，所述半导体基底20上形成有NMOS晶体管，所述NMOS晶体管包括栅极结构21、源区22和漏区23，。

24、所述NMOS晶体管上还覆盖有衬垫层24和刻蚀阻挡层25；之后形成张应力层26，覆盖所述刻蚀阻挡层25；接着在所述栅极结构21上方的张应力层26上形成开口27；之后对所述半导体基底20进行退火并将所述张应力层26去除。由于第二实施例中NMOS晶体管的沟道宽度W大于第一实施例中NMOS晶体管的沟道宽度W，因此，第二实施例中，形成在所述张应力层26上的开口27尺寸较小，其沿沟道宽度方向的长度D相对于第一实施例较小，其深度相对于第一实施例而言也较小，开口27并未贯穿所述张应力层26，其底部暴露出残留的张应力层26。 0058 图10和图11示出了第三实施例的中间结构的剖面图和俯视图，其中，。

25、图10为图 11沿a-b方向的剖视图，类似的，为了清楚的说明本实施例的方案，并未示出所述源区32和漏区33上方的张应力层36。第三实施例的步骤与第一实施例和第二实施例类似，包括：提供半导体基底30，所述半导体基底30上形成有NMOS晶体管，所述NMOS晶体管包括栅极结构31、源区32和漏区33，所述NMOS晶体管上还覆盖有衬垫层34和刻蚀阻挡层35；之后形成张应力层36，覆盖所述刻蚀阻挡层35；接着在所述栅极结构31上方的张应力层36上形成开口37。由于第三实施例中NMOS晶体管的沟道宽度W与第二实施例中NMOS晶体管的沟道宽度W相比更大，因此，第三实施例中，形成在所述张应力层36。

26、上的开口37尺寸进一步减小，其沿沟道宽度方向的长度D小于第二实施例中的开口长度D，其深度相对也比第二实施例中的开口深度小，开口37并未贯穿所述张应力层36，其底部暴露出残留的张应力层 36。 0059 在本发明的其他具体实施例中，半导体基底上还可以并列形成有PMOS晶体管和 NMOS晶体管，形成张应力层的过程可以包括：形成张应力层，覆盖所述PMOS晶体管和NMOS 晶体管；在所述张应力层上形成光刻胶层并图形化，定义出所述NMOS晶体管的图形；以所述图形化后的光刻胶层为掩膜进行刻蚀，去除所述PMOS晶体管表面的张应力层。之后在所述NMOS晶体管的栅电极上方的张应力层上形成开口并对所述半导。

27、体基底进行退火，具体请参见上述实施例的内容，这里不再赘述。 0060 综上，本技术方案在NMOS晶体管上形成张应力层之后，在NMOS晶体管的栅电极上方的张应力介质层中形成开口，之后再进行退火，由于去除了部分张应力介质层，降低了退火过程中张应力层对NMOS晶体管的影响，减弱了不同沟道宽度的NMOS晶体管受应力记忆技术影响的差别，有利于改善器件性能。 0061 进一步的，本技术方案中所述开口沿沟道宽度方向的长度以及深度和NMOS晶体管的沟道宽度成反比，即沟道宽度越小，所述开口的体积越大，也即形成所述开口过程中去除的张应力层越多，从而减小引入NMOS晶体管的张应力，有利于避免沟道宽度较小。

28、的NMOS 晶体管对应力过度敏感导致的器件性能下降。 0062 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案说明书CN 102479715 A 6/6页 8 的保护范围。说明书CN 102479715 A 1/5页 9 图1 说明书附图CN 102479715 A 2/5页 10 图2 图3 说明书附图CN 102479715 A 10 3/5页 11 图4 图5 图6 说明书附图CN 102479715 A 11 4/5页 12 图7 图8 图9 说明书附图CN 102479715 A 12 5/5页 13 图10 图11 说明书附图CN 102479715 A 13 。

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