开关电容电路以及 AD 转换电路 【技术领域】
本申请提及的实施例涉及开关电容电路以及 AD 转换电路。背景技术 开关电容电路被广泛应用于高精度、 低功耗的 AD(Analog-to-Digital， 模拟到数 字 ) 转换器、 DA(Digital-to-Analog， 数字到模拟 ) 转换器以及滤波器等。
即， 开关电容电路具有电容、 开关以及放大器， 例如被应用于流水线型 AD 转换电 路和循环比较型 AD 转换电路的基本单元 MDAC(Multiplying DAC， 乘法数模转换器 ) 等。
此外， 在本说明书中， 虽然以 AD 转换电路以及被应用于 AD 转换电路的开关电容电 路 (MDAC) 为例进行了说明， 但是如上所述， 开关电容电路也能够应用于 DA 转换器或者滤波 器等。
另外， 以往， 对应用了开关电容电路的流水线型 AD 转换电路以及循环比较型 AD 转 换电路有各种各样的提案。
在先技术文献
非专利文献
非专利文献 1 ： Shoji Kawahito( 川人祥二著 )， “Low-Power Design of Pipeline A/D Converters” ， IEEE Custom Integrated Circuits Conference 2006， pp.505-512， 2006 ；
非专利文献 2 ： Kunihiko Gotoh et al.( 后 藤 邦 彦 等 著 )， “3 STATES LOGIC CONTROLLED CMOS CYCLIC A/D CONVERTER” ， IEEE Custom Integrated Circuits Conference 1986， pp.366-369， 1986 ；
非专利文献 3 ： Chin-Chen Lee， “A NEW SWITCHED-CAPACITOR REALIZATION FOR CYCLIC ANALOG-TP-DIGITAL CONVERTER” ， IEEE 1983， pp.1261-1265， 1983。
发明内容 发明所要解决的问题
如上所述， 开关电容电路被应用于例如流水线型 AD 转换电路的 MDAC 等。
近年来随着系统的高功能的数字信号处理的推进， 能够高精度地进行高速处理的 AD 转换电路变得越来越重要。而且， 例如在便携设备中谋求更低功率运行以及减少电路占 用面积等。
用于解决问题的手段
根据一个实施方式， 提供一种开关电容电路， 所述开关电容电路在具有该开关电 容电路和负载电路的电路中， 具有包含第一动作模式以及第二动作模式两种以上动作模式 的开关电容电路。
所述开关电容电路具有两个以上的内部电容、 一个以上的放大器以及两个以上的 内部开关。另外， 所述负载电路具有设置在所述开关电容电路的次级的采样电容以及对该
采样电容的连接进行接通 / 断开控制的采样开关。
在前半的所述第一动作模式中， 断开所述次级的采样开关来将所述开关电容电路 的输出电压与所述次级的采样电容进行分离， 并且在所述开关电容电路中进行运算。
在后半的所述第二动作模式中， 接通所述次级的采样开关， 所述次级的采样电容 采样所述开关电容电路的输出电压。
并且， 所述开关电容电路在所述第一动作模式中通过所述内部开关分离一个以上 的所述内部电容。
发明的效果
公开的开关电容电路以及 AD 转换电路起到能够实现运算动作的高速化、 放大器 的低功耗化、 或者电路的占有面积的减少等效果。 附图说明
图 1A 是示出 AD 转换电路的一个例子的框图 ； 图 1B 是用于说明图 1A 的 AD 转换电路的动作的图 ( 之一 ) ； 图 1C 是用于说明图 1A 的 AD 转换电路的动作的图 ( 之二 ) ； 图 2A 是用于说明 MDAC 的一个例子及其动作的图 ( 之一 ) ； 图 2B 是用于说明 MDAC 的一个例子及其动作的图 ( 之二 ) ； 图 2C 是用于说明 MDAC 的一个例子及其动作的图 ( 之三 ) ； 图 3A 是将 1.5b 构成的 MDAC 的一个例子分开成采样时与保持时来示出的电路图 ； 图 3B 是用于说明图 3A 的 MDAC 的动作的图 ( 之一 ) ； 图 3C 是用于说明图 3A 的 MDAC 的动作的图 ( 之二 ) ； 图 3D 是用于说明图 3A 的 MDAC 的动作的图 ( 之三 ) ； 图 4A 是将 2.5b 构成的 MDAC 的一个例子分开成采样时与保持时来示出的电路图 ； 图 4B 是用于说明图 4A 的 MDAC 的动作的图 ( 之一 ) ； 图 4C 是用于说明图 4A 的 MDAC 的动作的图 ( 之二 ) ； 图 5 是用于说明 MDAC 的运算时的动作速度与运算放大器的消耗电流的关系的 图 6 是比较并示出 MDAC 方式的 AD 转换电路的无负载时的性能的图 ； 图 7 是用于说明 MDAC 的模拟运算以及次级采样时的动作的图 ； 图 8A 是用于说明第一实施例的 MDAC 中的模拟运算的动作的图 ； 图 8B 是用于说明第一实施例的 MDAC 中的次级采样的动作的图 ； 图 9A 是用于说明第一实施例的 MDAC 及其动作的图 ( 之一 ) ； 图 9B 是用于说明第一实施例的 MDAC 及其动作的图 ( 之二 ) ； 图 10A 是示出第一实施例的 MDAC 的一个例子的电路图 ； 图 10B 是用于说明图 10A 的 MDAC 的动作的图 ； 图 11 是比较并示出第一实施例的 MDAC 与图 3A 所示的 MDAC 的性能的图 ； 图 12 是比较并示出对第一实施例进行了变形的 MDAC 与图 4A 所示的 MDAC 的性能 图 13A 是用于说明第二实施例的 MDAC 及其动作的图 ( 之一 ) ；6图；
的图 ；
CN 102484479 A
说明书3/24 页图 13B 是用于说明第二实施例的 MDAC 及其动作的图 ( 之二 ) ；
图 14A 是示出第二实施例的 MDAC 的一个例子的电路图 ；
图 14B 是用于说明图 14A 的 MDAC 的动作的图 ；
图 15A 是用于说明第三实施例的 MDAC 及其动作的图 ( 之一 ) ；
图 15B 是用于说明第三实施例的 MDAC 及其动作的图 ( 之二 ) ；
图 16A 是示出第三实施例的 MDAC 的一个例子的电路图 ；
图 16B 是用于说明图 16A 的 MDAC 的动作的图 ；
图 17 是比较并示出第三实施例的 MDAC 与图 3A 和图 4A 所示的各 MDAC 中需要的 比较器的数目的图 ；
图 18A 是用于说明 MDAC 的其他例子以及其动作的图 ( 之一 ) ；
图 18B 是用于说明 MDAC 的其他例子以及其动作的图 ( 之二 ) ；
图 19A 是用于说明前述的第一实施例的 MDAC 及其动作的图 ( 之一 ) ；
图 19B 是用于说明前述的第一实施例的 MDAC 及其动作的图 ( 之二 ) ；
图 20A 是将 1.5b 构成的 MDAC 的第一构成例分成采样时与保持时来示出的电路 图；
图 20B 是用于说明图 20A 的 MDAC 的动作的图 ( 之一 ) ； 图 20C 是用于说明图 20A 的 MDAC 的动作的图 ( 之二 ) ； 图 20D 是用于说明图 20A 的 MDAC 的动作的图 ( 之三 ) ； 图 21A 是将 1.5b 构成的 MDAC 的第二构成例分成采样时与保持时来示出的电路图； 图 21B 是用于说明图 21A 的 MDAC 的动作的图 ( 之一 ) ；
图 21C 是用于说明图 21A 的 MDAC 的动作的图 ( 之二 ) ；
图 21D 是用于说明图 21A 的 MDAC 的动作的图 ( 之三 ) ；
图 22A 是用于说明第二构成例的 MDAC 的基本动作的图 ( 之一 ) ；
图 22B 是用于说明第二构成例的 MDAC 的基本动作的图 ( 之二 ) ；
图 23A 是用于说明第四实施例的 MDAC 及其动作的图 ( 之一 ) ；
图 23B 是用于说明第四实施例的 MDAC 及其动作的图 ( 之二 ) ；
图 24A 是示出第四实施例的 MDAC 的一个例子的电路图 ；
图 24B 是用于说明图 24A 的 MDAC 的动作的图 ；
图 25 是用于说明并联 MDAC 中的第一构成例的 MDAC 的基本动作的图 ；
图 26A 是用于说明并联 MDAC 中的第二构成例的 MDAC 的基本动作的图 ( 之一 ) ；
图 26B 是用于说明并联 MDAC 中的第二构成例的 MDAC 的基本动作的图 ( 之二 ) ；
图 27A 是用于说明第五实施例的 MDAC 及其动作的图 ( 之一 ) ；
图 27B 是用于说明第五实施例的 MDAC 及其动作的图 ( 之二 ) ；
图 28A 是示出第五实施例的 MDAC 的一个例子的电路图 ；
图 28B 是用于说明图 28A 的 MDAC 的动作的图 ；
图 29 是比较并示出第四实施例以及第五实施例的 MDAC 与图 22A 以及图 26A 所示 的 MDAC 的性能的图 ；
图 30 是简要地示出应用了各实施例的 MDAC 的流水线型 AD 转换电路的一个例子
的框图 ；
图 31 是简要地示出应用了各实施例的 MDAC 的循环比较型 AD 转换电路的一个例 子的框图。 具体实施方式
首先， 在详述各实施例之前， 参照图 1A ～图 7 来说明开关电容电路和 AD 转换电 路、 以及它们中的问题点。
图 1A 是示出 AD 转换电路的一个例子的框图， 另外， 图 1B 以及图 1C 是用于说明图 1A 的 AD 转换电路的动作的图。这里， 参照图 1A ～图 1C 进行说明的 AD 转换电路是流水线 型 AD 转换电路。
此外， 在流水线型 AD 转换电路中， 在高速化、 低功率化以及小面积化中非常重要 的电路是被作为基本单元使用的 MDAC(Multiplying DAC ： 开关电容电路 )。
如图 1A 所示， 流水线型 AD 转换电路 1 具有采样保持 (S/H) 电路 11、 N-1 级的分级 电路 (STG-1 ～ STG-(N-1))10-1 ～ 10-(N-1)、 最后一级的快速 AD 转换器 ( 快速 ADC)12 以 及数字修正电路 ( 码转换电路 )13。 采样保持电路 11 对输入电压 VIN 进行采样并保持， 快速 ADC 12 将 AD 转换后的信 号 DON 直接输出到数字修正电路 13。
数字修正电路 13 接收来自快速 ADC 12 的输出信号 DON， 并且接收来自各分级电路 10-1 ～ 10-(N-1) 的输出信号 DO1 ～ DO(N-1)， 输出对输入电压 VIN 进行 AD 转换后的数字 信号 DO。
各分级电路 10 具有 MDAC 100 以及子 AD 转换器 (ADC)110， MDAC 100 具有子 DA 转 换器 (DAC)101 以及模拟运算部 102。此外， 子 DAC 101 根据来自子 ADC 110 的信号 DA(i) 向模拟运算部 102 输出电压 +VR、 0(SG)、 -VR。
如后述的那样， MDAC 100 具有包含两个以上的电容 ( 内部电容 )、 放大器、 开关 ( 内部开关 ) 的开关电容电路， 利用对输入信号 VIN(i) 进行放大的结果和对输入信号进行 AD 转换后的结果 DA(i) 来进行对参考电压 VR 的常数倍进行加减运算的模拟运算。
各 MDAC 100( 各分级电路 10-1 ～ 10-(N-1)) 的输出 VO(i) 被提供作为次级电路 ( 次级分级电路 10-2 ～ 10-(N-1) 或者快速 ADC(12) 的输入信号。
即， 如图 1B 所示， 例如， 在将模拟的输入信号 VIN 转换成 4 位的数字信号输出时 (N ＝ 4)， 首先， 对于 VIN(1)， 在期间 T(1) 输出最高位 (MSB) 的信号 DO1(1)， 接着， 在期间 T(2) 输出信号 DO2(1)。
而且， 在期间 T(3) 输出信号 DO3(1)， 接着， 在期间 T(4) 输出最低位 (LSB) 的信号 DO4(1)。并且， 在期间 T(5) 中， 在数字修正电路 13 输出被二值化的数字输出 ADCO(1)。
同样地， 对于 VIN(2)， 在期间 T(2) 输出最高位的信号 DO1(2)， 接着， 在期间 T(3) 输出信号 DO2(2)。
而 且， 在 期 间 T(4) 输 出 信 号 DO3(2)， 另 外， 在 期 间 T(5) 输 出 最 低 位 的 信 号 DO4(2)。并且， 在期间 T(6) 中， 在数字修正电路 13 输出被二值化的数字输出 ADCO(2)。
这里， 各级的运算根据 VO(i) ＝ m*[VIN(i)-{DA(i)/m}*VR] 来进行， 如图 1C 所示， 例如， 在信号 DO1 ～ DO4 是 [1， 0， -1， 1] 的时候， 数字修正 13 输出二值化处理后的数字输出
ADCO
。此外， m 表示信号放大率。
流水线型 AD 转换电路 1 通过级联连接 MDAC 100 而在一个时钟周期进行多个处 理， 虽然从输入到输出的延迟 (latency) 变大， 但是能够提高转换速度。
此外， 因为流水线型 AD 转换电路只需要根据高精度化所需要的分辨率规定分级 的级数即可， 所以能够针对要求性能进行灵活的设计。
这样， 因为流水线型 AD 转换电路的精度和转换速度的覆盖范围很广， 所以广泛地 被应用于例如数字 AV 设备或无线通信电路等的各种各样的电子设备中。
图 2A、 图 2B 以及图 2C 是用于说明 MDAC 的一个例子及其动作的图， 是用于说明图 1A 的 AD 转换电路中的 MDAC 的动作的图。
这里， 图 2B 示出 MDAC 1 以及 MDAC 2 的处理， 而且， 图 2C 仅仅示出 MDAC 1 的处理。 并且， 在图 2A 中， 参考符号 OP1、 OP2 表示运算放大器 (operational amplifier ： 放大器 )。
此外， 在图 2A ～图 2C 中， 将转换定时 T 分成 4 个期间 (1) ～ (4)， 这样做是为了与 后述的各实施例的说明对应起来， 实际上， 能够作为期间 (1)+(2) 和期间 (3)+(4) 这两个期 间的动作来说明。
即， 例如， 在图 2B 以及图 2C 中， 对重复一系列动作的时间 ( 转换定时 T) 划分成 (1) ～ (4) 四个期间被描绘出。因此， 期间的长度为 (1)+(2) ＝ (3)+(4) ＝ T/2。 另外， 在本说明书以及附图中， 为了便于说明， 记载了处理单端信号的情况， 但是 即使是处理差分信号的情况， 基本的方式也是相同的。
而且， 在图 2A 中， 描绘有 MDAC 1 以及 MDAC 2 这两个 MDAC， 对前级的 MDAC 1 来说 明基本动作， 后级的 MDAC 2 是用于容易理解前级的 MDAC 1 的负载的状态。
首先， 如图 2A 所示， 作为模拟信号处理电路的 MDAC 是包含电容 (C)、 开关 (SW) 以 及运算放大器 (OP ： operational amplifier) 的开关电容 (SC) 电路。
MDAC 的基本动作如下 ： 首先在期间 (1)+(2) 中， 在 MDAC 1 中通过采样电容 C1S( ＝ C1n1+C1n2) 采样模拟输入信号 (VIN)。并且， 在相同的期间 (1)+(2) 中， 使用具有比较器的 子 AD 转换器 ADC 1(110) 来决定数字输出结果 DO(DO1) 和参考电压 VR 的加减运算系数 DA(DA1)。
接着， 在期间 (3)+(4) 中， 通过对运算放大器 OP1 和电容 C1n1、 C1n2 施加使用了由 ADC 1 得到的比较结果的 DAC 输出电压， 输出模拟运算结果 VO1。
该结果同时作为次级 MDAC(MDAC 2) 的输入信号 VIN2， 由采样电容 C2S(2 个电容 C2n1、 C2n2) 采样， 同时成为次级的子 AD 转换器 ADC 2(110) 的输入信号。
。此外， m 表示信号放大率。
流水线型 AD 转换电路 1 通过级联连接 MDAC 100 而在一个时钟周期进行多个处 理， 虽然从输入到输出的延迟 (latency) 变大， 但是能够提高转换速度。
此外， 因为流水线型 AD 转换电路只需要根据高精度化所需要的分辨率规定分级 的级数即可， 所以能够针对要求性能进行灵活的设计。
这样， 因为流水线型 AD 转换电路的精度和转换速度的覆盖范围很广， 所以广泛地 被应用于例如数字 AV 设备或无线通信电路等的各种各样的电子设备中。
图 2A、 图 2B 以及图 2C 是用于说明 MDAC 的一个例子及其动作的图， 是用于说明图 1A 的 AD 转换电路中的 MDAC 的动作的图。
这里， 图 2B 示出 MDAC 1 以及 MDAC 2 的处理， 而且， 图 2C 仅仅示出 MDAC 1 的处理。 并且， 在图 2A 中， 参考符号 OP1、 OP2 表示运算放大器 (operational amplifier ： 放大器 )。
此外， 在图 2A ～图 2C 中， 将转换定时 T 分成 4 个期间 (1) ～ (4)， 这样做是为了与 后述的各实施例的说明对应起来， 实际上， 能够作为期间 (1)+(2) 和期间 (3)+(4) 这两个期 间的动作来说明。
即， 例如， 在图 2B 以及图 2C 中， 对重复一系列动作的时间 ( 转换定时 T) 划分成 (1) ～ (4) 四个期间被描绘出。因此， 期间的长度为 (1)+(2) ＝ (3)+(4) ＝ T/2。 另外， 在本说明书以及附图中， 为了便于说明， 记载了处理单端信号的情况， 但是 即使是处理差分信号的情况， 基本的方式也是相同的。
而且， 在图 2A 中， 描绘有 MDAC 1 以及 MDAC 2 这两个 MDAC， 对前级的 MDAC 1 来说 明基本动作， 后级的 MDAC 2 是用于容易理解前级的 MDAC 1 的负载的状态。
首先， 如图 2A 所示， 作为模拟信号处理电路的 MDAC 是包含电容 (C)、 开关 (SW) 以 及运算放大器 (OP ： operational amplifier) 的开关电容 (SC) 电路。
MDAC 的基本动作如下 ： 首先在期间 (1)+(2) 中， 在 MDAC 1 中通过采样电容 C1S( ＝ C1n1+C1n2) 采样模拟输入信号 (VIN)。并且， 在相同的期间 (1)+(2) 中， 使用具有比较器的 子 AD 转换器 ADC 1(110) 来决定数字输出结果 DO(DO1) 和参考电压 VR 的加减运算系数 DA(DA1)。
接着， 在期间 (3)+(4) 中， 通过对运算放大器 OP1 和电容 C1n1、 C1n2 施加使用了由 ADC 1 得到的比较结果的 DAC 输出电压， 输出模拟运算结果 VO1。
该结果同时作为次级 MDAC(MDAC 2) 的输入信号 VIN2， 由采样电容 C2S(2 个电容 C2n1、 C2n2) 采样， 同时成为次级的子 AD 转换器 ADC 2(110) 的输入信号。
此外， 在图 2C 中， 如后面详述的那样， 在 MDAC 1 进行运算的期间 (3)+(4) 中， 电容 C1n1 成为运算电容 (C1MDAC)， 电容 C1n2 成为保持电容 (C1H)， 并且， 次级的 MDAC 2 的采样电容 C2S( ＝ C2n1+C2n2) 成为负载。
即， 在期间 (3)+(4) 中， 保持电容 C1H(C1n2) 被连接于运算放大器 OP1 的输出端子 与反向输入端子之间， 另外， 运算电容 C1MDAC(C1n1) 被连接在子 DA 转换器 (101) 的输出端子 与运算放大器 OP1 的反向输入端之间。并且， 次级的 MDAC 2 的采样电容 C2S(C2n1+C2n2) 被 连接于运算放大器 OP1 的输出端子。
图 3A 是将 1.5b 构成的 MDAC 的一个例子分成采样时和保持时来示出的电路图， 另 外， 图 3B、 图 3C 以及图 3D 是用于说明图 3A 的 MDAC 的动作的图。
在图 3A 中， 参考符号 SWC1 表示接收信号 MCLK 以及 SHSEL 并输出开关控制信号的 开关控制部， 另外， 101 表示子 DAC， CMP1 以及 CMO2 表示比较器， DFF1 以及 DFF2 表示触发 器， 并且， L01 表示逻辑部。
首先， 如在图 3A 的左侧以及图 3B 的期间 (1) 以及 (2)((1)+(2)) 所示， 在 MDAC 1 采样 (S) 时， 开关控制部 SWC1 将对开关 SWS1A/1B/2A/2B 以及 SWADCIN 的控制信号设为高 电平 “H” ， 来接通这些开关。
这里， 当接通开关 SWADCIN 时， 比较器 CMP1 以及 CMP2 将作为比较电压 VCMP 的输入 电压 VIN 分别与基准电压 1/4*VR 以及 -1/4*VR 进行比较， 将其比较结果提供给触发器 DFF1 以及 DFF2 的输入端子。
并 且， 在 期 间 (1)+(2) 的 MDAC 1 的 采 样 时， 开 关 控 制 部 SWC1 将 针 对 开 关 SWH1A/1B/2B 的控制信号以及 CLKADC 设为低电平 “L” 。 由此， 开关 SWH1A/1B/2B 断开， 另外， 触发器 DFF1、 DFF2 成为非使能。
如前述的那样， MDAC 1 的采样输入信号 VIN 的采样电容 C1S 因为开关 SWS1A、 SWS1B 以及 SWS2B 接通， 电容 C1n1 与 C1n2 被并联连接， 所以采样电容 C1S 成为 C1S ＝ C1n1+C1n2。并 且， 当设 C1n1 ＝ C1n2 ＝ C0/2 时， 成为 C1S ＝ C1n1+C1n2 ＝ C0。
接着， 如在图 3A 的右侧以及图 3B 的期间 (3) 和 (4)((3)+(4)) 所示， 当 MDAC 1 保 持 (H ： 运算 ) 时， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B 以及 SWADCIN 的控制信号 设为 “L” 来断开这些开关。
并且， 在期间 (3)+(4) 的保持时， 开关控制部 SWC1 将对开关 SWH1A/1B/2B 的控制 信号以及 CLKADC 设为 “H” 。由此， 开关 SWH1A/1B/2B 接通， 并且触发器 DFF1、 DFF2 变成使 能， 锁存输入数据并保持。
这里， 触发器 DFF1 以及 DFF2 的输出信号被提供给逻辑部 L01， 逻辑部 L01 输出数 字输出 DO 以及加减运算系数 DA1。此外， 加减运算系数 DA1 被提供给子 DAC 101。
另外， 保持电容 C1H 以及运算电容 C1MDAC 变为 C1H ＝ C0/2 以及 C1MDAC ＝ C0/2， 反馈 β 变为 β ＝ C1H/(C1H+C1MDAC) ＝ 1/2， 并且， 信号放大率 m 变为 m ＝ C1S/C1H ＝ 2。
即， 在期间 (3)+(4) 中， 保持电容 C1H(C1n2) 被连接在运算放大器 OP1 的输出端子 与反向输入端子之间， 另外， 运算电容 C1MDAC(C1n1) 被连接在子 DA 转换器 (101) 的输出端子 与运算放大器 OP1 的反向输入端子之间。
此外， 当信号放大率 m ＝ 2 时， 在 VIN/VR 与 VO/VR 之间， 如图 3C 所示的关系成立。 另外， 输入电压 VIN( 比较电压 VCMP)、 数字输出 DO、 加减运算系数 DA1、 子 DAC101 的输出电压 VDA1 以及运算放大器 OP1 的输出电压 VO 分别变为如图 3D 所示的那样。
这 里， 输 出 电 压 VO 是 VO ＝ m*{VIN-(DA/m)*VR}， 因 为 m ＝ 2， 所 以 变 为 VO ＝ 2*VIN-DA*VR。
即， 当输入电压 VIN 满足 +VR ≥ VIN ≥ +(1/4)*VR 时， DO 变为 +01， DA 变为 +1， VDA1 变为 +VR， VO 变为 2*VIN-VR， 另外， 当输入电压 VIN 满足 +(1/4)*VR ≥ VIN ≥ -(1/4)*VR 时， DO 变为 00， DA 变为 0， VDA1 变为 0， VO 变为 2*VIN。
并且， 当输入电压 VIN 满足 -(1/4)*VR ≥ VIN ≥ -VR 时， DO 变为 -01， DA 变为 -1， VDA1 变为 -VR， VO 变为 2*VIN+VR。
图 4A 是将 2.5b 构成的 MDAC 的一个例子分成采样时和保持时来示出的电路图， 另外， 图 4B 以及图 4C 是用于说明图 4A 的 MDAC 的动作的图。
由图 4A 与前述的图 3A 的比较中可知， 在 2.5b 构成的 MDAC 中， 将 2.5b 构成的 MDAC 中的电容 C1n1 分割成两个电容 C1n11、 C1n12， 并针对每个分别设置有子 DAC 101a、 开关 SWS11B、 SWH11B 以及子 DAC 101b、 SWS12B、 SWH12B。
并 且，图 3A 中 的 2 个 比 较 器 CMP1、 CMP2 变 成 6 个 比 较 器 CMP11 ～ CMP16，对 各 比 较 器 CMP11 ～ CMP16 分 别 施 加 六 分 割 的 电 压 5/8*VR、 3/8*VR、 1/8*VR、 -1/8*VR、 -3/8*VR、 -5/8*VR， 并与输入电压 VIN(VCMP) 进行比较。
各比较器 CMP11 ～ CMP16 的输出信号经由触发器 DFF11 ～ DFF16 被提供给逻辑部 L01， 逻辑部 L01 输出提供给子 DAC 101a、 101b 的两个加减运算系数 DA1、 DA2 以及数字输出 DO。
并 且， 如 图 4A 的 左 侧 所 示， 在 MDAC1 采 样 时， 开 关 控 制 部 SWC1 将 针 对 开 关 SWS1A/2B/11B/12BB 以及 SWADCIN 的控制信号设为 “H” ， 来接通这些开关。
并且， 在 MDAC1 采样时， 开关控制部 SWC1 将针对开关 SWH1A/2B/11B/12B 的控制信 号以及 CLKADC 设为 “L” ， 来断开开关 SWH1A/2B/11B/12B， 并且， 设置触发器 DFF11 ～ DFF16 为非使能。 这时， 因为开关 SWS11B、 SWS12B 以及 SWS2B 接通而电容 C1n11、 C1n12 以及 C1n2 被并 联连接， 采样电容 C1S 变为 C1S ＝ C1n11+C1n12+C1n2。而且， 当设 C1n11 ＝ C0/2、 C1n2 ＝ C1n12 ＝ C0/4 时， 变为 C1S ＝ C1n11+C1n12+C1n2 ＝ C0。
接 着， 如 图 4A 的 右 侧 所 示， 在 MDAC1 保 持 时， 开 关 控 制 部 SWC1 将 针 对 开 关 SWS1A/2B/11B/12B 以及 SWADCIN 的控制信号设为 “L” ， 来断开这些开关。
并且， 在 MDAC 1 保持时， 开关控制部 SWC1 将针对开关 SWH1A/2B/11B/12B 的控制 信号以及 CLKADC 设为 “H” 。 由此， 开关 SWH1A/2B/11B/12B 接通， 并且， 触发器 DFF1 ～ DFF16 变成使能， 锁存输入数据并保持。
即， 触发器 DFF1 ～ DFF16 取得对应的各比较器 CMP11 ～ CMP16 的输出信号并保持。 这里， 触发器 DFF1 ～ DFF16 的输出信号被提供给逻辑部 L01， 逻辑部 L01 输出数字输出 DO 以及加减运算系数 DA1、 DA2。此外， 加减运算系数 DA1 以及 DA2 被分别提供给子 DAC 101b 以及 101a。
另外， 保持电容 C1H 以及运算电容 C1MDAC 变为 C1H ＝ C0/4 以及 C1MDAC ＝ (3/4)*C0， 反馈 β 变为 β ＝ C1H/(C1H+C1MDAC) ＝ 1/4， 并且， 信号放大率 m 变为 m ＝ C1S/C1H ＝ 4。
此外， 当信号放大率 m ＝ 4 时， 在 VIN/VR 与 VO/VR 之间图 4B 所示的关系成立。
另外， 输入电压 VIN( 比较电压 VCMP)、 数字输出 DO、 加减运算系数 DA1、 DA2、 子 DAC 101b 以及 101a 的输出电压 VDA1 以及 VDA2、 以及运算放大器 OP1 的输出电压 VO 分别变为 如图 4C 以及图 4D 所示的那样。
这 里， 输 出 电 压 VO 是 VO ＝ m*{VIN-(DA/m)*VR}， 因 为 m ＝ 4， 所 以 变 为 VO ＝ 4*VIN-DA*VR。
即，当 输 入 电 压 VIN 满 足 +VR ≥ VIN ≥ +(5/8)*VR 时， DO 变 为 +011， DA 变 为 +3， VDA2 变 为 +VR， VDA1 变 为 +VR， VO 变 为 4*VIN-3*VR， 另 外， 当 输 入 电 压 VIN 满 足 +(5/8)*VR ≥ VIN ≥ +(3/8)*VR 时， DO 变为 +010， DA 变为 +2， VDA2 变为 +VR， VDA1 变为 0， VO 变为 4*VIN-2*VR。
并 且， 当 输 入 电 压 VIN 满 足 +(3/8)*VR ≥ VIN ≥ +(1/8)*VR 时， DO 变 为 +001， DA 变 为 +1， VDA2 变 为 0， VDA1 变 为 +VR， VO 变 为 4*VIN-VR， 另 外， 当 输 入 电 压 VIN 满 足 +(1/8)*VR ≥ VIN ≥ -(1/8)*VR 时， DO 变为 000， DA 变为 0， VDA2 变为 0， VDA1 变为 0， VO 变 为 4*VIN。
并 且， 当 输 入 电 压 VIN 满 足 -(1/8)*VR ≥ VIN ≥ -(3/8)*VR 时， DO 变 为 -001， DA 变 为 -1， VDA2 变 为 0， VDA1 变 为 -VR， VO 变 为 4*VIN+VR， 并 且， 当 输 入 电 压 VIN 满 足 -(3/8)*VR ≥ VIN ≥ -(5/8)*VR 时， DO 变为 -010， DA 变为 -2， VDA2 变为 -VR， VDA1 变为 0， VO 变为 4*VIN+2*VR。
并且， 当输入电压 VIN 满足 -(5/8)*VR ≥ VIN ≥ -VR 时， DO 变为 -011， DA 变为 -3， VDA2 变为 -VR， VDA1 变为 -VR， VO 变为 4*VIN+3*VR。
此外， 虽然省略了说明， 但是对于 3.5b 以及 4.5b 等其他的构成的 MDAC， 也能够应 用后述的各实施例。
图 5 是用于说明 MDAC 运算时 ( 保持时 ) 的动作速度与运算放大器的消耗电流的 关系的图， 是示出 MDAC 1 的运算动作时的运算动作速度与放大器的消耗电流的关系的图。
这里， 当将负载设为 CLT、 将反馈设为 β1、 将运算放大器 OP1 的电流设为 IAMP 时， 需 要的转换时间 T1 变为如下的关系 ( 参照式 (5))。
[ 数 1] CLT ＝ CL1+C2S(1)这里， k 设为与 β1 和 IAMP 独立的比例系数。即，这里， TL1*IAMP 与 T2S*IAMP 变为如下的关系 ( 参照式 (7) 以及 (8))。此外， 为了便 于说明， 在图 3A ～图 3D 以及图 4A ～图 4C 中， 虽然设 C1MDAC+C1H ＝ C1S， 但是即使没有该条 件也可以说是同样的。
[ 数 2]
因为 MDAC(MDAC 1) 的采样电容 C1S 由热噪声 (kT/C) 规定， 所以在图 3A ～图 3D 以 及图 4A ～图 4C 中将其作为基准值而设为定值 C0。另外， 信号放大率 (m) 由 C1S/C1H 表示。
即， 在图 3A ～图 3D(1.5b 构成的 MDAC) 的情况下， m ＝ 2， 在图 4A ～图 4C(2.5b 构 成的 MDAC) 的情况下， m ＝ 4。因此， 图 3A ～图 3D 以及图 4A ～图 4C 的 MDAC 中， 当使用信 号放大率 m 来描述 C1H 以及 C1MDAC 时， 成为下述的式子 ( 参照式 (10) 以及 (11))。
[ 数 3]
C1S ＝ C0 (9)
次级的 MDAC(MDAC 2) 的采样电容 C2S 一般地相对于信号放大率 (m) 可以设置为 (1/m) 倍， 但是需要考虑最小电容值的限制。即， 需要考虑如下 (A) 以及 (B) 这两种情况。
[ 数 4]
(A) 主 要 是 前 半 级 ： MDAC 2 的 采 样 电 容 C2S 相 对 于 C1S 有 (1/m) 倍 的 缩 放 (Scaling)。
(B) 主要是后半级 ： 因为有最小电容的限制， 所以 C2S 相对于 C1S 没有缩放 ( 相同 C2S ＝ ClS ＝ C0 (13) 使用式子 (9) 到 (13) 对式子 (7) 和 (8) 进行整理， 则得到，大小 )。
图 6 是比较并示出 MDAC 方式的 AD 转换电路的无负载时的性能的图， 是示出在信 号放大率分别为 m ＝ 2 以及 m ＝ 4 时， 对无负载时和有负载时加上有无缩放 (Scaling) 的 条件而示出。
这里， 有缩放的情况是指以下情况， 针对各级 MDAC 的电容， 例如在 m ＝ 2(1.5b 构 成的 MDAC) 的情况下， 向后级逐级减少 1/2， 在 m ＝ 4(2.5b 构成的 MDAC) 的情况下， 向后级 逐级减少 1/4。另一方面， 无缩放的情况是指在各级使 MDAC 的电容全部相等的情况。
如 图 6 所 示， 与 无 负 载 时 相 比， 在有负载时需要 2 倍以上的转换时间 ( 参照 T*IAMP)， 特别地， 可知图 5 中所示的当电容 C2S 无缩放时速度下降非常大。
另外， 可知在多位 (m ＝ 4) 的情况下， 当电容 C2S 无缩放时与无负载时相比转换 速度 ( 运算速度 ) 降低 6 倍以上。即， 可知 ： 与无负载时相比， 当将放大器 (operational amplifier) 的电源电流设为固定时， 转换所需时间变为需要两倍以上的时间 ( 转换速度降 到一半以下 )。
这样， 在 MDAC( 开关电容电路 ) 中， 例如， 当存在由于次级的采样电容导致的负载 时， 与无负载时相比需要两倍以上的转换 ( 运算 ) 时间。并且， 关于该 MDAC 的转换速度， 当
无缩放时速度下降变大， 另外， 位数越多， 速度下降越大。
图 7 是用于说明 MDAC( 开关电容电路 ： SC 电路 ) 的模拟运算以及次级采样时的动 作的图， 是简化上述的模拟运算 ( 保持动作 ) 时的动作并进行说明的图。
如图 7 所示， 在进行模拟运算的 SC 电路 11(MDAC 1) 中， 电容 C1MDAC 以及 C1H 被连 接 ( 使用 )。另外， 运算放大器 (operational amplifier ： 放大器 )OP1 的输出连接有次级 的 SC 电路 12(MDAC 2) 的采样电容 C2S， 以便对该输出电压 VO(0) 进行采样。
即， 在 SC 电路 11 中， 保持电容 C1H 被连接于运算放大器 OP1 的输出端子与反向输 入端子之间， 另外， 运算电容 C1MDAC 被连接于子 DA 转换器 (101) 的输出端子与运算放大器 OP1 的反向输入端子之间。并且， 运算放大器 OP1 的输出端子连接有次级的 SC 电路 12 的采 样电容 C2S。
因此， 在 SC 电路 11 进行模拟运算期间， 由于连接有次级的 SC 电路 12 的采样电容 C2S 被连接作为运算放大器 OP1 的负载， 因此必须增大放大器的电源电流。
这些关系到消耗功率增加， 并且由于放大器尺寸的增大而导致占有面积的增大， 也关系到成本增加。
接着， 参照附图， 详细说明一个实施方式的开关电容电路以及 AD 转换电路的实施 例。
图 8A 是用于说明第一实施例的 MDAC 中的模拟运算的动作的图， 另外， 图 8B 是用 于说明第一实施例的 MDAC 中的次级采样的动作的图。
从上述的图 7 与图 8A 以及图 8B 的比较中可知， 在本第一实施例中， 将模拟运算 ( 保持动作 ) 分成前半动作模式和后半动作模式这两个模式来进行处理。
即， 在如图 8A 所示的前半动作模式中， 将次级的 SC 电路 12(MDAC 2) 的采样电容 C2S 设为未连接来进行 SC 电路 11(MDAC 1) 的模拟运算。
另外， 在如图 8B 所示的后半动作模式中， 在 SC 电路 11 中， 通过分离运算电容 C1MDAC， 将反馈系数 β 设定为全反馈的 “1” ， 积累次级的 SC 电路 12 的采样电容 C2S 的输出电 压。
这样， 通过将模拟运算分成两个模式进行处理， 能够实现运算动作的高速化、 放大 器的低功耗化、 或者电路的占有面积的减小等。
此外， 在本说明书中， 主要说明了作为 MDAC 应用了 SC 电路的例子， 但是各实施例 基本上均是实现 SC 电路运算的高速化的实施例， 是针对 SC 电路以及应用了 SC 电路的各种 各样的电路能够更广泛地进行应用的实施例。
图 9A 以及图 9B 是用于说明第一实施例的 MDAC 及其动作的图， 将转换定时 T 分割 成 4 个期间 (1) ～ (4) 来说明。
从 9A 以及图 9B 与前述的图 2A 以及图 2C 的比较中可知， 在本第一实施例的 MDAC 中， 首先， 在期间 (1) 中， 未使用 MDAC 1 以及 ADC 1( 子 AD 转换器 )， 并且 MDAC 2 进行运算 ( 保持 ： H)。
此外， MDAC 2 的运算放大器 OP2 的输出与后述的期间 (3) 中的 MDAC 1 的运算放 大器 OP1 同样地被从次级 MDAC(MDAC 3) 的负载 (C3S) 分离， 变成无负载状态。
接着， 在期间 (2) 中， 使用了 ADC 1， 并 MDAC 1 进行采样 (S)， 另外， MDAC 2 进行运 算 ( 全反馈运算 )。并且， 在期间 (3) 中， 未使用 MDAC 2 以及 ADC 2( 子 AD 转换器 )， 并且 MDAC 1 进行 运算。此外， MDAC 1 的运算放大器 OP1 的输出被从次级 MDAC 2 的负载 ( 采样电容 C2S( ＝ C2n1+C2n2)) 分离， 变为无负载状态。
这里， 期间 (3) 中的 MDAC 1 的动作与参照图 8A 说明的 SC11(MDAC 1) 的动作对应。 此外， 电容 C1n1 成为运算电容 C1MDAC， 电容 C1n2 成为保持电容 C1H。
并且， 在期间 (4) 中， MDAC 1 进行运算 ( 全反馈运算 )， 使用了 ADC 2， 并且 MDAC 2 进行采样。这里， 期间 (4) 中 MDAC 1 的动作与参照图 8B 说明的 SC11(MDAC 1) 的动作对 应。
由此， 根据本第一实施例的 MDAC， 能够实现运算动作的高速化、 放大器的低功耗 化、 或者电路的占有面积的减小等。
这里， 对于期间 (1) 与期间 (2)( 期间 (3) 与期间 (4))， 能够考虑到电路的动作速 度和要使用的电容的大小等来适当地改变其比率。另外， 在期间 (1) 以及期间 (2)( 期间 (3) 以及期间 (4)) 中， 也能够将运算放大器 OP1 的电源电流设定成不同的值。
此外， 该期间 (1) 与期间 (2)( 期间 (3) 与期间 (4)) 的比率的变化、 以及期间 (1) 以及期間 (2)( 期间 (3) 以及期间 (4)) 中的运算放大器的电源电流的控制不被限定于第一 实施例， 在以下的第二实施例～第五实施例中也能够进行。
图 10A 是示出第一实施例的 MDAC 的一个例子的电路图， 另外， 图 10B 是用于说明 图 10A 的 MDAC 的动作的图。这里， 图 10A 以及图 10B 是示出 1.5b 构成的 MDAC(MDAC 1) 的 图。
另外， 图 10B 中的各期间 (1) ～ (4) 中的 MDAC 1 的电路与前述的图 9A 的 (1) ～ (4) 中的 MDAC 1 对应。
在图 10A 中， 参考符号 SWC1 表示接收信号 MCLK 以及 SHSEL 并输出开关控制信号 的开关控制部， 另外， 101 表示子 DAC， CMP1 以及 CMO2 表示比较器， DFF1 以及 DFF2 表示触发 器， 并且， L01 表示逻辑部。
如图 10A 所示， MDAC 1( 开关电容电路 ) 具有电容 C1n1、 C1n2(2 个以上的内部电 容 )、 运算放大器 OP1(1 个以上放大器 ) 以及开关 SWS1A/1B/2A/2B、 SWH1A/1B、 SWH2A/2B、 SWADCIN(2 个以上的内部开关 )。
从图 10A 以及图 10B 与前述的图 3A 以及图 3B 的比较中可知， 两者的 MDAC 1 虽然 是同样的， 但是开关控制部 SWC1 对各开关的控制是不同的。
首先， 在图 10B 的期间 (1) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B、 SWH1A/1B、 SWH2A/2B 以及 SWADCIN 的控制信号设为低电平 “L” 来断开这些开关。此外， 信 号 CLKADC 是 “L” ， 触发器 DFF1 以及 DFF2 被设置成非使能。
接着， 在图 10B 的期间 (2) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B 以及 SWADCIN 的控制信号设为高电平 “H” 来接通这些开关。此外， 针对开关 SWH1A/1B、 SWH2A/2B 的控制信号以及信号 CLKADC 保持 “L” 。
由此， 在期间 (2) 中， 开关 SWS1A/1B/2A/2B 以及 SWADCIN 接通， MDAC 1 进行采样 (S)。 即， 输入电压 VIN( 比较电压 VCMP) 通过比较器 CMP1 以及 CMP2 被分别与基准电压 1/4*VR 以及 -1/4*VR 比较， 其比较结果被提供给触发器 DFF1 以及 DFF2 的输入端子。
另外， 在期间 (2) 中， 输入电压 VIN 通过采样电容 C1S(C1n1+C1n2) 被采样。并且， 在图 10B 的期间 (3) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B 以及 SWADCIN 的控制信号设为 “L” 来断开这些开关， 将针对开关 SWH1A/1B、 SWH2A/2B 的控制信 号设为 “H” 。此外， 信号 CLKADC 被设置为 “H” 。
由此， 在期间 (3) 中， 比较器 CMP1 以及 CMP2 的比较结果被触发器 DFF1 以及 DFF2 取得并被保持。 另外， 对次级 MDAC 2 也进行同样的控制， 因此运算放大器 OP1 被从次级 MDAC 2 的负载 (C2S) 分离而成为无负载状态。
即， 保持电容 C1H(C1n2) 被连接于运算放大器 OP1 的输出端子和反向输入端之间， 另外， 运算电容 C1MDAC(C1n1) 被连接于子 DA 转换器 101 的输出端子和运算放大器 OP1 的 反向输入端子之间。并且， 运算放大器 OP1 的输出端子被从次级的 MDAC 2 的采样电容 C2S(C2n1+C2n2) 分离， 运算放大器 OP1 以无负载状态进行动作。
此外， 期间 (3) 中的 MDAC 1 的动作如同参照图 8A、 图 9A 以及图 9B 说明的那样。
并且， 在图 10B 的期间 (4) 中， 开关控制部 SWC1 将针对开关 SWH1A/1B 的控制信号 从 “H” 设为 “L” 来断开开关 SWH1A/1B， 电容 C1n1 被分离。 这里， 其他的开关 SWS1A/1B/2A/2B、 SWADCIN 以及 SWH2A/2B 保持与期间 (3) 相同的状态。
由此， 在期间 (4) 中， MDAC 1 进行全反馈运算。此外， 期间 (4) 中的 MDAC 1 的动 作如同参照图 8B、 图 9A 以及图 9B 说明的那样。 图 11 是比较并示出第一实施例的 MDAC 与图 3A 所示的 MDAC 的性能的图， 是示出 m ＝ 2、 即 1.5b 构成的 MDAC 中的性能改善量的图。
如与 MDAC 的动作速度或消耗功率关联的图 11 的 “T*IAMP” 所示的那样， 在第一实 施例的 MDAC 中， 与图 3A 的 MDAC 相比， 可知能够在有缩放时实现约 33％的高速化或低功耗 化， 在无缩放时实现约 40％的高速化或低功耗化。
即， 在使 MDAC 的动作速度 (T) 相同的情况下， 能够减小消耗功率 ( 设运算放大 器的电流为 IAMP)， 或者， 在使运算放大器的电流 (IAMP ： 消耗功率 ) 相同的情况下， 能够提高 MDAC 的动作速度 (T)。
此外， 关于上述的动作速度以及消耗功率， 能够注重动作速度或者消耗功率中的 任一个来根据需要适当地设计它们的大小。这种情况下， 例如， 可以进行诸如调整各期间 (1) ～ (4) 的时间 (duty ratio ： 占空比 ) 的改变。
另外， 例如， 在将 MDAC 应用于循环比较型 AD 转换电路的情况下， 也能够设计为以 延长 MDAC 的最开始或者前半的处理时间、 缩短最后或者后半的处理时间的方式来改变开 关定时 ( 时钟周期 )。
图 12 是比较并示出对第一实施例进行变形后的 MDAC( 应用于 2.5b 构成的 MDAC) 与图 4A 所示的 MDAC 的性能的图， 是示出 m ＝ 4、 即 2.5b 构成的 MDAC 中的性能改善量的图。
如图 12 的 “T*IAMP” 所示， 在对第一实施例进行变形后的 2.5b 构成的 MDAC 中， 与 图 4A 的 MDAC 相比， 可知能够在有缩放时实现约 43％的高速化或者低功耗化， 另外， 在无缩 放时实现约 63％的高速化或者低功耗化。
此外， 如图 11 中说明的那样， 关于 “T*IAMP” ， 能够注重动作速度 (T) 或者消耗功率 (IAMP) 来适当地设计它们的大小， 另外， 能够适当地进行各期间 (1) ～ (4) 的調整。
这里， 假设 MDAC(MDAC 1) 的模拟运算时的前半动作模式 ( 期间 (3)) 以及后半动 作模式 ( 期间 (4)) 的时间、 以及它们的前半和后半动作模式的反馈 β 分别为 TL1 和 T2S、
以及 β1 和 β2。
此外， 本第一实施例的 MDAC 的模拟运算时的前半动作模式 ( 期间 (3)) 的动作与 前述的图 6 中的 m ＝ 2 时的无负载时的动作相同。
但是， 对于本第一实施例的 MDAC 的模拟运算时的后半动作模式 ( 期间 (4)) 的动 作， 因为电容 C1MDAC 被分离， 因此反馈 β 变成 “1” ， 并且电容 CL1 可以看做几乎为 “0” 。
即， 下式 (16) ～ (18) 成立。
[ 数 5]
即，
T2·IAMP ＝ T21·IAMP+T22S·IAMP (16)
这里， 比较图 3A 的 MDAC 的式 (15) 的 T2S*IAMP 的值与上述第一实施例的 MDAC 的式 (18) 的 T2S*IAMP 的值， 可知第一实施例的 MDAC 的一方速度达到了 m 倍。
此外， 在以上的说明中， 仅仅通过开关控制部 SWC1 进行各开关的切换定时的控 制， 例如， 能够通过控制期间 (1)、 (2)( 期间 (3)、 (4)) 的占空比、 或者控制运算放大器的电 源电流来发挥接近理想值的性能。
图 13A 以及图 13B 是用于说明第二实施例的 MDAC 及其动作的图， 是将转换定时 T 分割成 4 个期间 (1) ～ (4) 进行说明的图。
从 13A 以及图 13B 与前述的图 9A 以及图 9B 的比较中可知， 在本第二实施例的 MDAC 中， 首先， 在期间 (1) 中， 未使用 MDAC 1 但是使用了 ADC 1。此外， MDAC 2 进行运算 ( 保持 ： H)。
即， 本第二实施例的 MDAC 在期间 (1) 中使用了 ADC 1， 向未图示的 MDAC 1 中的子 DAC( 例如， 参照图 3A 的子 DAC 101) 提供加减运算系数 DA1。此外， 在第一实施例的 MDAC 中， 从 ADC 1 向子 DAC 提供加减运算系数 DA1 是在期间 (2) 中进行的。
接着， 在期间 (2) 中， MDAC 1 进行采样 (S)， 另外， MDAC 2 进行运算 ( 全反馈运算 )。 此外， ADC 1 继续期间 (1) 的动作。
并且， 在期间 (3) 中， 未使用 MDAC 2 但是使用了 ADC 2， MDAC1 进行运算。此外， MDAC 1 的运算放大器 OP1 的输出被从次级的 MDAC2 的负载 ( 采样电容 C2S( ＝ C2n1+C2n2)) 分离， 而成为无负载状态， 这一点与第一实施例相同。
即， 在本第二实施例中， 在期间 (3) 中， 使用了 ADC 2 向未图示的 MDAC 2 中的子 DAC 提供加减运算系数 DA2。
并且， 在期间 (4) 中， MDAC 1 进行运算 ( 全反馈运算 )， MDAC 2 进行采样。此外， ADC 2 继续期间 (3) 的动作。
这样， 本第二实施例的 MDAC 例如设为 ： 利用 MDAC 1 的模拟运算结果在期间 (1) 以 及 (2) 这两个期间被输出， 来缓和 ADC 1 中的比较器 ( 例如， 图 10A 中的比较器 CMP1、 CMP2) 的转换速度。
即， 根据本第二实施例， ADC 1 的比较器 CMP1、 CMP2 只要使用期间 (1) 的最终数据来利用期间 (2) 全部的时间进行比较处理即可， 因此能够缓和对比较器 CMP1、 CMP2 的高速 动作的要求。
图 14A 是示出第二实施例的 MDAC 的一个例子的电路图， 另外， 图 14B 是用于说明 图 14A 的 MDAC 的动作的图。这里， 图 14A 以及图 14B 是示出 1.5b 构成的 MDAC(MDAC 1) 的 图。
另外， 图 14B 的各期间 (1) ～ (4) 中的 MDAC 1 的电路与前述的图 13A 的 (1) ～ (4) 中的 MDAC 1 对应。
从图 14A 与前述的图 10A 的比较中可知， 本第二实施例的 MDAC(MDAC 1) 相对于第 一实施例的 MDAC1 设置有电容 CS(CMP)， 所述电容 CS(CMP) 被设置在开关 SWASCIN 与 ADC1 之 间， 并在期间 (1) 中作为采样电容 CS 发挥作用。
如图 14A 所示， MDAC 1( 开关电容电路 ) 具有电容 C1n1、 C1n2、 CS(CMP)(2 个以上的 内部电容 )、 运算放大器 OP1(1 个以上的放大器 ) 以及开关 SWS1A/1B/2A/2B、 SWH1A/1B、 SWH2A/2B、 SWADCIN(2 个以上的内部开关 )。
在图 14B 的期间 (1) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B、 SWH1A/1B、 SWH2A/2B 的控制信号设为低电平 “L” 来断开这些开关， 并将针对开关 SWADCIN 的控制信号 设为高电平 “H” 来接通开关 SWADCIN。这里， 信号 CLKADC 是 “L” ， 触发器 DFF1 以及 DFF2 被 设置为非使能。
即， 与 参照 前述的图 10A 以及图 10B 说明 的 所不 同的是， 在 期间 (1) 中， 开关 SWADCIN 被接通， 采样电容 CS(CMP) 对比较电压 VCMP( 输入电压 VIN) 进行采样。
接着， 在图 14B 的期间 (2) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B 的控 制信号设为 “H” 来接通这些开关， 另外， 将针对开关 SWADCIN 的控制信号设为 “L” 来断开开 关 SWADCIN。此外， 将针对开关 SWH1A/1B、 SWH2A/2B 的控制信号以及信号 CLKADC 保持 “L” 。
这里， ADC 1 的比较器 CMP1 以及 CMP2 将在期间 (1) 中由电容 CS(CMP) 采样的比较 电压 VCMP 在期间 (2) 的最开始分别与基准电压 1/4*VR 以及 -1/4*VR 进行比较， 其比较结果 被提供给触发器 DFF1 以及 DFF2 的输入端子。
并且， 在图 14B 的期间 (3) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B 以及 SWADCIN 的控制信号设为 “L” 来断开这些开关， 将针对开关 SWH1A/1B、 SWH2A/2B 的控制信 号设为 “H” 来接通这些开关。此外， 信号 CLKADC 也被设置成 “H” 。
由此， 在期间 (3) 中， 比较器 CMP1 以及 CMP2 的比较结果被触发器 DFF1 以及 DFF2 取得并被保持。这里， 运算放大器 OP1 被从次级的 MDAC 2 的负载 (C2S) 分离， 但是其输出 电压 VO1 被次级的 ADC 2 的采样 CS(CMP) 采样。
并且， 在图 14B 的期间 (4) 中， 开关控制部 SWC1 将针对开关 SWH1A/1B 的控制信号 从 “H” 变为 “L” 来断开开关 SWH1A/1B， 电容 C1n1 被分离。
此外， 其他的开关 SWS1A/1B/2A/2B、 SWADCIN 以及 SWH2A/2B 保持与期间 (3) 相同 的状态。由此， 在期间 (4) 中， MDAC 1 进行全反馈运算。
图 15A 以及图 15B 是用于说明第三实施例的 MDAC 及其动作的图， 是将转换定时 T 分割成 4 个期间 (1) ～ (4) 进行说明的图。并且， 图 16A 是示出第三实施例的 MDAC 的一个 例子的电路图， 另外， 图 16B 是用于说明图 16A 的 MDAC 的动作的图。
从图 15A、 图 15B、 图 16A 以及图 16B 与前述的图 9A、 图 9B、 图 10A 以及图 10B 的比较中可知， 本第三实施例以一个比较器 CMP0 兼用作第一实施例中的比较器 CMP1、 CMP2。
即， 从图 16A 与前述的图 10A 的比较中可知， 在本第三实施例中， 在 ADAC 1 中设置 两个开关 SELADC1、 SELADC2， 在期间 (1) 以及 (2) 中分别将一个比较器 CMP0 作为第一实施 例的比较器 CMP1 以及 CMP2 来使用。
并且， 将提供给第一实施例的触发器 DFF1、 DFF2 的时钟端子的共通的信号 CLKADC 作为单独的信号 CLKADC1、 CLKADC2， 来单独控制各触发器 DFF1 以及 DFF2 的激活。
如图 15A 以及图 15B 所示， 本第三实施例的 MDAC 首先在期间 (1) 中未使用 MDAC 1 但使用了 ADC 1， 另外， MDAC 2 进行运算 (H)。这里， 在期间 (1) 中使用 ADC 1 是为了例如 对基准电压 1/4*VR 与输入电压 VIN( 比较电压 VCMP) 进行比较并向触发器 DFF1 输出。
接着， 在期间 (2) 中， 使用了 ADC 1， MDAC 1 进行采样 (S)， 并且， MDAC 2 进行运算。 这里， 在期间 (2) 中使用 ADC 1 是为了例如对基准电压 -1/4*VR 与比较电压 VCMP 进行比较 并向触发器 DFF2 输出。
即， 在本第三实施例中， 通过在期间 (1) 中使用 ADC 1 来进行基准电压 1/4*VR 与 比较电压 VCMP 的比较， 通过在期间 (2) 中使用 ADC1 来进行基准电压 -1/4*VR 与比较电压 VCMP 的比较。并且， 在该期间 (1) 以及 (2) 中的基准电压与比较电压的比较中共用了相同的比 较器。
并且， 在期间 (3) 中， 未使用 MDAC 2 但是使用了 ADC 2， 另外， MDAC 1 进行运算。 并且， 在期间 (4) 中， 使用了 ADC 2， MDAC 1 进行运算， MDAC 2 进行采样。
此外， 在期间 (3) 以及 (4) 中使用 ADC 2 是为了在次级进行比较电压与不同的基 准电压的比较， 共用了相同的比较器。
如图 16A 所示， 在本第三实施例中， ADC1 的比较器 CMP0 的一个输入被施加比较 电压 VCMP， 另一个输入被选择性地施加经由开关 SELADC1 的基准电压 1/4*VR 或经由开关 SELADC2 的基准电压 -1/4*VR。此外， 开关 SELADC1、 SELADC2 由来自开关控制部 SWC1 的信 号控制。
如图 16A 所示， MDAC 1( 开关电容电路 ) 具有电容 C1n1、 C1n2(2 个以上的内部电 容 )、 运算放大器 OP1(1 个以上的放大器 ) 以及开关 SWS1A/1B/2A/2B、 SWH1A/1B、 SWH2A/2B、 SWADCIN(2 个以上的内部开关 )。
在图 16B 的期间 (1) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B、 SWH1A/1B、 SWH2A/2B、 SELADC2 的控制信号设为 “L” 来断开这些开关， 将针对开关 SWADCIN、 SELADC1 的 控制信号设为 “H” 来接通这些开关。
由此， 比较器 CMP0 被施加比较电压 VCMP( 输入电压 VIN) 以及经由开关 SELADC1 的 基准电压 1/4*VR， 比较这些电压并输出其比较结果。 这里， 信号 CLKADC1 以及 CLKADC2 双方 都变为 “L” ， 触发器 DFF1 以及 DFF2 被设置成非使能。
接着， 在图 16B 的期间 (2) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B、 SELADC2 的控制信号设为 “H” 来接通这些开关， 另外， 将针对开关 SELADC1 的控制信号设为 “L” 来断开开关 SELADC1。此外， 其他的开关保持期间 (1) 的状态。
这里， 在期间 (2) 中， 信号 CLKADC1 从 “L” 变为 “H” ， 由此触发器 DFF1 变为使能， 并 取得由比较器 CMP0 得出的比较电压 VCMP 与基准电压 1/4*VR 的比较结果并保持。
并且， 如上所述， 因为在期间 (2) 中， 开关 SELADC1 断开、 开关 SELADC2 接通， 所以比较器 CMP0 对比较电压 VCMP 与经由开关 SELADC1 被施加的基准电压 -1/4*VR 进行比较。
并且， 在图 16B 的期间 (3) 中， 开关控制部 SWC1 将针对开关 SWS1A/1B/2A/2B、 SWADCIN、 SELADC2 的控制信号设为 “L” 来断开这些开关， 将针对开关 SWH1A/1B、 SWH2A/2B 的控制信号设为 “H” 来接通这些开关。
这里， 在期间 (3) 中， 信号 CLKADC2 从 “L” 变为 “H” ， 由此触发器 DFF2 变为使能， 并 取得由比较器 CMP0 得出的比较电压 VCMP 与基准电压 -1/4*VR 的比较结果并保持。
由此， 逻辑部 L01 接收触发器 DFF1 保持的、 比较电压 VCMP 与基准电压 1/4*VR 的比 较结果以及触发器 DFF2 保持的、 比较电压 VCMP 与基准电压 -1/4*VR 的比较结果， 并进行预 定的逻辑运算。
并且， 在图 16B 的期间 (4) 中， 开关控制部 SWC1 将针对开关 SWH1A/1B 的控制信号 从 “H” 变为 “L” 来断开开关 SWH1A/1B。此外， 各期间 (1) ～ (4) 中的其他的动作根据前述 的第一以及第二实施例的说明是清楚的， 所以省略其说明。
这样， 根据本第三实施例， 通过共用 ADC 1 中的比较器， 能够减少硬件构成。
图 17 是比较并示出第三实施例的 MDAC 与图 3A 以及图 4A 中所示的各 MDAC 所需 要的比较器的数目的图。
如图 17 所示， 在信号放大率 m ＝ 2(1.5b 构成的 MDAC) 的情况下， 能够将 ADC(ADC 1) 中的比较器 CMP1、 CMP2 合并成 1 个比较器 CMP0， 从而能够将比较器数目减少一半。
并且， 在信号放大率 m ＝ 4(2.5b 构成的 MDAC) 的情况下， 例如通过应用上述的第 三实施例， 图 14A 中的比较器 CMP11 ～ CMP16(6 个 ) 能够减半到 3 个。
此外， 图 17 是示出简单的例子的图， 并不限定于此， 信号放大率 m 越大 ( 多位 )， 则 比较器数目的减少效果越明显。
图 18A 以及图 18B 是用于说明 MDAC 的其他例子以及其动作的图， 为了实现流水线 型 AD 转换电路的小面积化以及低功耗化而共用运算放大器。
这里， 在以下说明的各图中， 前述的子 AD 转换器 ADC1 以及 ADC2 与第四实施例以 及第五实施例没有直接关系， 因此省略。
从图 18A 以及图 18B 与图 2A 以及图 2B 的比较中可知， 在图 18A 以及图 18B 中所 示的 MDAC 中， 将参照图 2A ～图 2C 说明的 MDAC 中的运算放大器 OP1 以及 OP2 通过一个运 算放大器 (OP1) 的方式来共用。
即， 在 MDAC 1 中， 在进行输入电压 VIN 的采样的采样模式 ( 期间 (1)+(2) ： S) 中不 需要运算放大器， 仅在进行运算的保持模式 ( 期间 (3)+(4) ： H) 中使用运算放大器。
这里， MDAC 2 因为与 MDAC 1 反相动作， 因此在进行输入电压 ( 前级的 MDAC 1 的 输出电压 VO1 ＝ VIN2) 的采样的采样模式 ( 期间 (3)+(4) ： S) 中不使用运算放大器。并且， 仅在进行运算的保持模式 ( 定时 (1)+(2) ： H) 下使用运算放大器。
于是， 利用 MDAC 1 与 MDAC 2 需要运算放大器的期间不同， 在期间 (1)+(2) 中， 将 运算放大器 (OP1) 作为 MDAC 2 的运算放大器 OP2 使用， 另外， 在期间 (3)+(4) 中， 将运算放 大器 OP1 作为 MDAC1 的运算放大器 OP1 使用。此外， 对于未图示的子 AD 转换器 ADC1、 ADC2 的比较器也能够共用。
但是， MDAC 的电容 (MDAC 1 的运算电容 C1n1、 C1n2 以及 MDAC 2 的运算电容 C2n1、 C2n2) 需要单独设置， 不能共用。图 19A 以及图 19B 是用于说明前述的第一实施例的 MDAC 及其动作的图。
如图 19A 以及图 19B 所示， 例如， 即使在如图 9A 所示的第一实施例的 MDAC 中， 也 能够在前后的 MDAC( 例如， MDAC 1 以及 MDAC 2) 中共用一个运算放大器 (OP1)。
另外， 如参照图 15A ～图 17 说明的那样， 在第三实施例的 MDAC 中， 利用 MDAC 的运 算输出被输出 2 次 (H(1) 以及 H(2))， 能够减少比较器数目。
这里， 如图 19A 以及图 19B 所示， C1n1 在期间 (1) 以及 (4) 中未使用， C1n2 在期间 (1) 中未使用， C2n1 在期间 (2) 以及 (3) 中未使用， 并且， C2n2 在期间 (3) 中未使用。
后述的第四以及第五实施例的 MDAC 利用 MDAC 的电容 (MDAC 1 的 C1n1、 C1n2 以及 MDAC 2 的 C2n1、 C2n2) 的未使用期间， 对电容也实现共用。
这里， 关于 MDAC 的电路构成， 具体地， 例如 1.5b 构成的 MDAC 可以考虑第一构成例 ( 类型 I) 以及第二构成例 ( 类型 II) 这两种电路构成。
图 20A 是将 1.5b 构成的 MDAC 的第一构成例 ( 类型 I) 分成采样时和保持时来示 出的电路图， 另外， 图 20B ～图 20D 是用于说明图 20A 的 MDAC 的动作的图。
并且， 图 21A 是将 1.5b 构成的 MDAC 的第二构成例 ( 类型 II) 分成采样时和保持 时来示出的电路图， 另外， 图 21B ～图 21D 是用于说明图 21A 的 MDAC 的动作的图。
这里， 图 20A ～图 20D 与前述的图 3A ～图 3D 对应， 与省略了图 3A ～图 3D 的 MDAC 1 中的 ADC 1( 子 AD 转换器 ) 以及相关的信号的图对应。
此外， 虽然图 8A ～图 17 的第一实施例～第三实施例的 MDAC 是基于类型 I 的电路 的， 但是作为第一实施例～第三实施例的 MDAC 也能够应用于类型 II 的电路。
首先， 如图 20A ～图 20D 所示， 即， 如参照图 3A ～图 3D 说明的那样， 在图 20A 所示 的类型 I 的 1.5b 构成的 MDAC1 中， C1S ＝ C1n1+C1n2 ＝ C0、 C1H ＝ C0/2、 以及 C1MDAC ＝ C0/2 的 关系成立。此外， 反馈 β 为 β ＝ C1H/(C1H+C1MDAC) ＝ 1/2， 信号放大率 m 为 m ＝ C1S/C1H ＝ 2。
另一方面， 在图 21A 所示的类型 II 的 1.5b 构成的 MDAC 1 中， C1S ＝ C1S11+C1S12 ＝ C0、 C1H ＝ C0/2、 以及 C1MDAC ＝ C1S ＝ C0 的关系成立。另外， 反馈 β 为 β ＝ C1H/(C1H+C1MDAC) ＝ 1/3， 信号放大率 m 为 m ＝ C1S/C1H ＝ 2。
即， 如在图 21A 的左侧以及图 21B 的期间 (1) 以及 (2)((1)+(2)) 所示， 在 MDAC 1 的采样 (S) 时， 开关控制部 SWC1 将针对开关 SWS1A/11B/12B/2B 的控制信号设为高电平 “H” 来接通这些开关。
并 且， 在 期 间 (1)+(2) 的 MDAC 1 的 采 样 时， 开 关 控 制 部 SWC1 将 针 对 开 关 SWH1A/11B/12B/2B 的控制信号设为低电平 “L” 。由此， 开关 SWH1A/11B/12B/2B 断开。
此外， MDAC 1 对输入信号 VIN 进行采样的采样电容 C1S 因为开关 SWH1A/11B/12B 接通、 电容 C1S11 以及 C1S12 被并联连接， 所以采样电容 C1S 变为 C1S ＝ C1S11+C1S12。并且， 当 设为 C1S11 ＝ C1S12 ＝ C0/2 时， 如上所述， C1S 变为 C1S ＝ C1S11+C1S12 ＝ C0。
接着， 如在图 21A 的右侧以及图 21B 的期间 (3) 以及 (4)((3)+(4)) 所示， 在 MDAC 1 保持 (H ： 运算 ) 时， 开关控制部 SWC1 将针对开关 SWS1A/11B/12B/2B 的控制信号设为 “L” 来断开这些开关。
并且， 在期间 (3)+(4) 的保持时， 开关控制部 SWC1 将针对开关 SWH1A/11B/12B/2B 的控制信号设为 “H” 。由此， 开关 SWH1A/11B/12B/2B 接通。由此， 如上所述， 保持电容 C1H 以及运算电容 C1MDAC 变为 C1H ＝ C0/2、 以及 C1MDAC ＝ C1S ＝ C0， 反馈 β 变为 β ＝ C1H/(C1H+C1MDAC) ＝ 1/3， 并且， 信号放大率 m 变为 m ＝ C1S/C1H ＝ 2。
这里， 在信号放大率 m ＝ 2 时的 VIN/VR 与 VO/VR 的关系变为如图 21C 所示， 另外， 输入电压 VIN( 比较电压 VCMP)、 数字输出 DO、 加减运算系数 DA1、 子 DAC 101 的输出电压 VDA1 以及运算放大器 OP1 的输出电压 VO 变为如图 21D 所示那样。此外， 图 21C 以及图 21D 与上 述的图 20C 以及图 20D 相同。
图 22A 以及图 22B 是用于说明第二构成例 ( 类型 II) 的 MDAC 的基本动作的图， 是使上述的图 21A 以及图 21B 更容易理解地示出的图。此外， 图 22A 所示的 MDAC 在两个 MDAC(MDAC 1、 MDAC 2) 中共用 1 个运算放大器 (OP1)。
这里， 为了简化说明， 假设 C1S ＝ C1MDAC ＝ C0、 C1H ＝ C0/m、 C2S ＝ C2MDAC ＝ C0/m、 C2H ＝ C0/m。此外， m 表示信号放大率。
首先， 如在图 22A 的上侧以及图 22B 的期间 (1)+(2) 所示， 在 MDAC 1 采样 (S) 时 且在 MDAC 2 运算 (H) 时， MDAC 1 的运算放大器 (OP1) 未使用， MDAC2 的运算放大器 (OP2) 被使用 ( 动作中 )。
另外， 在期间 (1)+(2) 中， MDAC 1 的电容 C1S 以及 MDAC 2 的电容 C2MDAC、 C2H 被使 用， MDAC 1 的电容 C1H 被复位。
另一方面， 如在图 22A 的下侧以及图 22B 的期间 (3)+(4) 所示， 在 MDAC 1 运算时 且在 MDAC 2 采样时， MDAC 1 的运算放大器 (OP1) 被使用， 但是 MDAC 2 的运算放大器 (OP2) 未使用。
另外， 在期间 (3)+(4) 中， MDAC 1 的电容 C1MDAC、 C1H 以及 MDAC 2 的电容 C2S 被使 用， MDAC 2 的电容 C2H 被复位。
因此， 运算放大器 (OP1 ： 共用 operational amplifier) 在两个 MDAC(MDAC 1、 MDAC 2) 中共用。但是， 在图 22A 以及图 22B 的 MDAC 中， 电容不能在 MDAC 1 以及 MDAC 2 中共用。
以下说明的第四实施例以及第五实施例， 在 MDAC 1 以及 MDAC 2 中共用电容来进 一步减小开关电容电路或者 AD 转换电路的占有面积。
图 23A 以及图 23B 是用于说明第四实施例的 MDAC 及其动作的图。此外， 本第四实 施例的 MDAC 是第二构成例 ( 类型 II) 的 MDAC， 与如前述的第一～第三实施例的 MDAC 同样 地将转换定时 T 分割成 4 个期间 (1) ～ (4) 进行控制。
首先， 从图 23A 与上述的图 22A 的比较中可知， 在本第四实施例的 MDAC 中， 不仅在 两个 MDAC(MDAC 1、 MDAC 2) 中共用运算放大器 (OP1 ： 共用 operational amplifier)， 而且 在两个 MDAC 中也共用电容 (CSC ： 共用电容 )。
即， 如图 23A 以及图 23B 所示， 电容 CSC 在期间 (1) 中被作为 C2MDAC 使用， 在期间 (2) 中被作为 C1S 使用， 在期间 (3) 中被作为 C1MDAC 使用， 并且， 在期间 (4) 中被作为 C2S 使 用。
这里， 如图 23A 以及图 23B 所示， 可知虽然保持电容 C1H 以及 C2H 需要设置为 MDAC 1 以及 MDAC 2 专用， 但是 MDAC 1 以及 MDAC 2 的采样电容 C1S 和 C2S 以及运算电容 C1MDAC 和 C2MDAC 能够共用。
此外， 在本第四实施例的 MDAC 中， 运算放大器 ( 共用运算放大器 OP1) 在 MDAC 1以及 MDAC 2 中被共用这一点是与参照图 22A 以及图 22B 而说明的一样的。
另外， 在级联连接多个 MDAC 的流水线型 AD 转换电路中， 后级的 MDAC 的采样电容 ( 例如， MDAC 2 的电容 C2S) 的值可以比前级的 MDAC 的采样电容 ( 例如， MDAC 1 的电容 C1S) 的值小。即， 后级的 MDAC 的采样电容 (C2S) 可以使用前级的 MDAC 的采样电容 (C1S) 的一部 分。
图 24A 是示出第四实施例的 MDAC 的一个例子的电路图， 另外， 图 24B 是用于说明 图 24A 的 MDAC 的动作的图。
在 图 24A 中， 参 考 符 号 CSC11 以 及 CSC12 表 示 以 共 用 方 式 来 使 用 的 共 用 电 容 (CSC)， CH1 表示作为第一 MDAC(MDAC 1) 使用时的保持电容 (C1H)， 并且， CH2 表示作为第二 MDAC(MDAC 2) 使用时的保持电容 (C2H)。
这里， 在本第四实施例的 MDAC 的说明中， 假定是无缩放的情况， 设为 CH1 ＝ CH2 ＝ CO/2、 CSC1 ＝ CSC11+CSC12 ＝ CO。
如图 24A 所示， MDAC 0( 开关电容电路 ) 具有电容 CH1、 CH2、 CSC11、 CSC12( 两个以 上的内部电容 ) 以及运算放大器 OP0( 一个以上的放大器 )。 并且， MDAC 0 具有开关 SWVIN1、 SWVIN2、 SWSC1A/11B/12B、 SWHC1A/11B/12B、 SWHH1A/1B、 SWSH2A/2B、 SWHH2A/2B( 两个以上 的内部开关 )。 首 先，在 图 24B 的 期 间 (1) 中，开 关 控 制 部 SWC1 将 针 对 开 关 SWVIN1、 SWHC1A/11B/12B、 SWHH2A/2B 的控制信号设为高电平 “H” 来接通这些开关。
并 且， 在 期 间 (1) 中， 开 关 控 制 部 SWC1 将 针 对 开 关 SWVIN2、 SWSC1A/11B/12B、 SWSH1A/1B、 SWHH1A/1B、 SWSH2A/2B 的控制信号设为低电平 “L” 来断开这些开关。
由此， 在 MDAC 0 中， 如图 23A 的期间 (1) 那样， 电容 CSC11 作为第二 MDAC(MDAC2) 的运算电容 C2MDAC 发挥作用。此外， 电容 CH2 作为第二 MDAC(MDAC 2) 的保持电容 C2H 被连 接。
接着， 在图 24B 的期间 (2) 中， 开关控制部 SWC1 将针对开关 SWSC1A/11B/12B、 SWSH1A/1B 的控制信号设为 “H” 来接通这些开关， 另外， 将针对开关 SWHC1A/11B/12B 的控制 信号设为 “L” 来断开这些开关。
此 外， 在 期 间 (2) 中， 针 对 其 他 开 关 SWVIN1、 SWVIN2、 SWHH1A/1B、 SWSH2A/2B、 SWHH2A/2B 的控制信号被维持在与期间 (1) 相同的电平。
由 此， 在 MDAC 0 中， 如 图 23A 的 期 间 (2) 那 样， 电 容 CSC11、 CSC12 作 为 第 一 电容 CH2 维持作为第二 MDAC(MDAC 2) 的保 MDAC(MDAC 1) 的采样电容 C1S 发挥作用。此外， 持电容 C2H 的连接， 另外， 电容 CH1 被复位。
并 且，在 图 24B 的 期 间 (3) 中，开 关 控 制 部 SWC1 将 针 对 开 关 SWVIN2、 SWHC1A/11B/12B、 SWHH1A/1B 的控制信号设为 “H” 来接通这些开关。并且， 开关控制部 SWC1 将针对开关 SWVIN1、 SWSC1A/11B/12B、 SWSH1A/1B、 SWSH2A/2B 的控制信号设为 “L” 来断开 这些开关。此外， 在期间 (3) 中， 针对开关 SWSH2A/2B 的控制信号被维持在与期间 (2) 相同 的电平。
由此， 在 MDAC 0 中， 如图 23A 的期间 (3) 那样， 电容 CSC11 作为第一 MDAC(MDAC 1) 的运算电容 C1MDAC 发挥作用。此外， 电容 CH1 作为第一 MDAC(MDAC 1) 的保持电容 C1H 被连 接。
并且， 在图 24B 的期间 (4) 中， 开关控制部 SWC1 将针对开关 SWSC1A/11B/12B、 SWSH2A/2B 的控制信号设为 “H” 来接通这些开关， 另外， 将针对开关 SWHC1A/11B/12B 的控制 信号设为 “L” 来断开这些开关。
此 外， 在 期 间 (4) 中， 针 对 其 他 开 关 SWVIN1、 SWVIN2、 SWSH1A/1B、 SWHH1A/1B、 SWHH2A/2B 的控制信号被维持在与期间 (3) 相同的电平。
由 此， 在 MDAC 0 中， 如 图 23A 的 期 间 (4) 那 样， 电 容 CSC11、 CSC12 作 为 第 二 MDAC(MDAC 2) 的采样电容 C2S 发挥作用。此外， 电容 CH1 维持作为第一 MDAC(MDAC 1) 的保 持电容 C1H 的连接， 另外， 电容 CH2 被复位。
此外， 在本第四实施例的 MDAC 中， 运算放大器 OP1( 共用运算放大器 ) 能够在 MDAC1 以及 MDAC2 中共用如参照图 22A 以及图 22B 而说明的那样。
这样， 根据本第四实施例的 MDAC， 不仅能够共用运算放大器， 电容 (CSC ： CSC11、 CSC12) 也能够在两个 MDAC 中共用， 能够进一步减小开关电容电路或者 AD 转换电路的占有 面积。
以上， 在本第四实施例的 MDAC 中能够缩放， 例如， 后级的 MDAC2 中的采样电容 C2S 可以比前级的 MDAC 1 中的采样电容 C1S 小。
即， 当将缩放率为 γ 时， 一般地， 因为在 1.5b 构成的 MDAC 的情况下 γ ＝ 1/2， 另 外在 2.5b 构成的 MDAC 的情况下 γ ＝ 1/4， 所以后级的 MDAC2 的采样电容 C2S 也能够使用 前级的 MDAC 1 的采样电容 C1S 的一部分。
接 着， 说 明 第 五 实 施 例 的 MDAC， 但 是 在 此 之 前 参 照 图 25 ～ 图 26B 说 明 并 联 MDAC( 双采样方式的 MDAC) 的两个构成例。
该双采样方式的 AD 转换电路是通过并联设置两个 MDAC 并交错动作来相同的消耗 功率使 AD 转换电路的转换速度提高到两倍的电路。
图 25 是用于说明并联 MDAC 中第一构成例 ( 类型 I) 的 MDAC 的基本动作的图。这 里， 双采样方式的 MDAC( 并联 MDAC) 例如与并联设置上述的按时间顺序进行处理的两个 MDAC(MDAC 1、 MDAC 2) 来进行处理的 MDAC 对应。
另外， 因为通道 1 与通道 2 反相动作， 所以图 25 所示的双采样方式的 MDAC 例如只 要将前述的图 18A 中 MDAC 1 以及 MDAC 2 的关系替换成 MDAC 1(E ： 偶数 (Even) 模式 ) 以 及 MDAC 1(O ： 奇数 (Odd) 模式 ) 即可。
即， 如图 25 所示， 在期间 (1)+(2) 中， MDAC 1(E) 通过采样电容 C1n1(E)+C1n2(E) 采 样输入电压 VIN1(E)， 另外， MDAC 1(O) 进行运算。
此外， MDAC 1(O) 中的运算电容成为 C1n1(O)， 另外， 保持电容成为 C1n2(O)。另外， 在期间 (1)+(2) 中， 仅使用了进行运算的 MDAC 1(O) 的运算放大器 OP1(O)， 进行采样 MDAC 1(E) 的运算放大器 OP1(E) 没有被使用。
接 着， 在 期 间 (3)+(4) 中， MDAC 1(E) 进 行 运 算， MDAC 1(O) 通 过 采 样 电 容 C1n1(O)+C1n2(O) 采样输入电压 VIN1(O)。
此外， MDAC 1(E) 中的运算电容成为 C1n1(E)， 另外， 保持电容成为 C1n2(E)。另外， 在期间 (3)+(4) 中， 仅使用了进行运算的 MDAC 1(E) 的运算放大器 OP1(E)， 进行采样 MDAC 1(O) 的运算放大器 OP1(O) 没有被使用。
因此， 分成期间 (1)+(2) 和期间 (3)+(4)， 将运算放大器 (OP1(E)、 OP1(O)) 共用为(OP1(E))。但是， 在该图 25 所示的类型 I 的并联 MDAC 中， 虽然能够在 MDAC 1(E) 以及 MDAC 1(O) 中共用运算放大器， 但是不能共用电容。
图 26A 以及图 26B 是用于说明并联 MDAC 中的第二构成例 ( 类型 II) 的 MDAC 的基 本动作的图。这里， 图 26A 以及图 26B 的双采样方式的 MDAC( 并联 MDAC) 例如只要将前述 的图 22A 以及图 22B 中的 MDAC 1 以及 MDAC 2 的关系替换成 MDAC 1(E) 以及 MDAC 1(O) 即 可。
即， 如在图 26A 的左侧以及图 26B 的期间 (1)+(2) 所示， 在 MDAC 1(E) 进行采样 (S) 且在 MDAC 1(O) 进行运算 (H) 时， 未使用 MDAC 1(E) 的运算放大器 (OP1)， MDAC 2 的运 算放大器 (OP2) 被使用 ( 进行动作 )。
另外， 在期间 (1)+(2) 中， 使用了 MDAC 1(E) 的电容 C1S(E) 以及 MDAC 1(O) 的电 容 C1MDAC(O)、 C1H(O)， MDAC 1(E) 的电容 C1H(E) 被复位。
另一方面， 如在图 26A 的右侧以及图 26B 的期间 (3)+(4) 所示， 在 MDAC 1(E) 进行 运算且在 MDAC 1(O) 进行采样时， 使用了 MDAC 1(E) 的运算放大器 (OP1)， 但是未使用 MDAC 1(O) 的运算放大器 (OP2)。
另外， 在期间 (3)+(4) 中， 使用了 MDAC 1(E) 的电容 C1MDAC(E)、 C1H(E) 以及 MDAC 1(O) 的电容 C1S(O)， MDAC 1(O) 的电容 C1H(O) 被复位。
因此， 在两个 MDAC(MDAC 1(E)、 MDAC 1(O)) 中共用运算放大器 (OP1 ： 共用运算放 大器 )。但是， 在图 26A 以及图 26B 的 MDAC 中， 不能在 MDAC 1(E) 以及 MDAC 1(O) 中共用电 容。
图 27A 以及图 27B 是用于说明第五实施例的 MDAC 及其动作的图， 是示出第二构成 例 ( 类型 II) 的 MDAC 的图。
这里， 本第五实施例的 MDAC 是能够将前述的第四实施例的 MDAC 应用于双采样方 式的 MDAC( 并联 MDAC) 的 MDAC。即， 图 27A ～图 28B 是将前述的图 23A ～图 24B 中的 MDAC 1 以及 MDAC 2 的关系替换成 MDAC 1(E) 以及 MDAC 1(O) 即可。
即， 如图 27A 以及图 27B 所示， 电容 CSC 在期间 (1) 中被作为 C1MDAC(O) 使用， 在期 间 (2) 中被作为 C1S(E) 使用， 在期间 (3) 中被作为 C1MDAC(E) 使用， 并且， 在期间 (4) 中被作 为 C1S(O) 使用。
这里， 如图 27A 以及图 27B 所示， 需要对 MDAC 1(E) 以及 MDAC1(O) 设置专用的保持 电容 C1H(E) 以及 C1H(O)。但是， 可知 MDAC 1(E) 和 MDAC 1(O) 的采样电容 C1S(E) 和 C1S(O) 以及运算电容 C1MDAC(E) 和 C1MDAC(O) 能够共用。
此外， 在本第五实施例的 MDAC 中， 运算放大器 ( 共用运算放大器 OP1(E)) 在 MDAC 1(E) 以及 MDAC 1(O) 被共用如前述那样。
图 28A 是示出第五实施例的 MDAC 的一个例子的电路图， 另外， 图 28B 是用于说明 图 28A 的 MDAC 的动作的图。
在图 28A 中， 参考符号 CSC11 以及 CSC12 表示共用来使用的共用电容 (CSC)， CH1E 表示作为第一 MDAC(MDAC 1(E)) 使用时的保持电容 (C1H(E))， 并且， CH1O 表示作为第二 MDAC(MDAC 1(O)) 使用时的保持电容 (C1H(O))。
这里， 在本第五实施例的 MDAC 的说明中， 假定信号放大率 m ＝ 2 的情况， 设 CH1E ＝ CH1O ＝ CO/2、 CSC1 ＝ CSC11+CSC12 ＝ CO。如图 28A 所示， MDAC 0( 开关电容电路 ) 具有电容 CH1E、 CH1O、 CSC11、 CSC12( 两 个以上的内部电容 ) 以及运算放大器 OP0( 一个以上的放大器 )。并且， MDAC 0 具有开关 SWVIN1E、 SWVIN1O、 SWSC1A/11B/12B、 SWHC1A/11B/12B、 SWSH1A/1B、 SWHH1A/1B、 SWSH2A/2B、 SWHH2A/2B( 两个以上的内部开关 )。
首 先，在 图 28B 的 期 间 (1) 中，开 关 控 制 部 SWC1 将 针 对 开 关 SWVIN1E、 SWHC1A/11B/12B、 SWHH2A/2B 的控制信号设为高电平 “H” 来接通这些开关。
并且， 在期间 (1) 中， 开关控制部 SWC1 将针对开关 SWVIN1O、 SWSC1A/11B/12B、 SWSH1A/1B、 SWHH1A/1B、 SWSH2A/2B 的控制信号设为低电平 “L” 来断开这些开关。
由此， 在 MDAC 0 中， 如图 27A 的期间 (1) 那样， 电容 CSC11 作为第二 MDAC(MDAC 1(O)) 的运算电容 C1MDAC(O) 发挥作用。此外， 电容 CH1O 作为第二 MDAC(MDAC 1(O)) 的保持 电容 C1H(O) 被连接。
接 着， 图 28B 的 期 间 (2) 中， 开 关 控 制 部 SWC1 将 针 对 开 关 SWSC1A/11B/12B、 SWSH1A/1B 的控制信号设为 “H” 来接通这些开关， 另外， 将针对开关 SWHC1A/11B/12B 的控制 信号设为 “L” 来断开这些开关。
此外， 在期间 (2) 中， 针对其他开关 SWVIN1E、 SWVIN1O、 SWHH1A/1B、 SWSH2A/2B、 SWHH2A/2B 的控制信号被维持在与期间 (1) 相同的电平上。
由 此， 在 MDAC 0 中， 如 图 27A 的 期 间 (2) 那 样， 电 容 CSC11、 CSC12 作 为 第 一 MDAC(MDAC 1(E)) 的采样电容 C1S(E) 发挥作用。此外， 电容 CH1O 维持作为第二 MDAC(MDAC 1(O)) 的保持电容 C1H(O) 的连接， 另外， 电容 CH1E 被复位。
并 且，在 图 28B 的 期 间 (3) 中，开 关 控 制 部 SWC1 将 针 对 开 关 SWVIN1O、 SWHC1A/11B/12B、 SWHH1A/1B 的控制信号设为 “H” 来接通这些开关。并且， 开关控制部 SWC1 将针对开关 SWVIN1E、 SWSC1A/11B/12B、 SWSH1A/1B、 SWSH2A/2B 的控制信号设为 “L” 来断开 这些开关。此外， 在期间 (3) 中， 针对开关 SWSH2A/2B 的控制信号被维持在与期间 (2) 相同 的电平。
由此， 在 MDAC 0 中， 如图 27A 的期间 (3) 那样， 电容 CSC11 作为第一 MDAC(MDAC 1(E)) 的运算电容 C1MDAC(E) 发挥作用。此外， 电容 CH1E 作为第一 MDAC(MDAC 1(E)) 的保持 电容 C1H(E) 被连接。
并且， 在图 28B 的期间 (4) 中， 开关控制部 SWC1 将针对开关 SWSC1A/11B/12B、 SWSH2A/2B 的控制信号设为 “H” 来接通这些开关， 另外， 将针对开关 SWHC1A/11B/12B 的控制 信号设为 “L” 来断开这些开关。
此外， 在期间 (4) 中， 针对其他开关 SWVIN1E、 SWVIN1O、 SWSH1A/1B、 SWHH1A/1B、 SWHH2A/2B 的控制信号被维持在与期间 (3) 相同的电平。
由 此， 在 MDAC 0 中， 如 图 27A 的 期 间 (4) 那 样， 电 容 CSC11、 CSC12 作 为 第 二 MDAC(MDAC 1(O)) 的采样电容 C1S(O) 发挥作用。此外， 电容 CH1E 维持作为第一 MDAC(MDAC 1(E)) 的保持电容 C1H(E) 的连接， 另外， 电容 CH1O 被复位。
此外， 在本第五实施例的 MDAC 中， 运算放大器 OP1(E) 能够在 MDAC 1(E) 以及 MDAC 1(O) 中共用是如前述的那样。
这样， 根据本第五实施例的 MDAC， 不仅能够共用运算放大器， 而且电容 (CSC ： CSC11、 CSC12) 也能够在两个 MDAC 中共用， 能够进一步减小开关电容电路或者 AD 转换电路的占有面积。
图 29 是比较并示出第四实施例以及第五实施例的 MDAC 与图 22A 以及图 26A 所示 的 MDAC 的性能的图。此外， 在图 29 中， 不仅示出了信号放大率 m 为 m ＝ 2 的情况而且示出 了 m ＝ 4 的情况。
这里， 图 22A 以及图 26A 所示的 MDAC、 以及第四实施例和第五实施例的 MDAC 是涉 及 m ＝ 2 时的 1.5b 构成的 MDAC， 在图 29 中也示出了涉及如参照图 4A ～图 4C 说明的那样 的 m ＝ 4 时的 2.5b 构成的 MDAC。
即， 图 29 包含了与图 22A 以及图 26A 相当的 m ＝ 4 的 MDAC 以及应用了第四实施 例和第五实施例的 m ＝ 4 的 MDAC 的数据。
此外， 在图 29 中， 针对第四实施例示出了有无缩放的两种情况， 并且， 系数 2 考虑 了相当于两个 MDAC 的电容。另外， 对于输入电压 ( 信号振幅 )， 没有考虑该输入电压的大 小， 通过 (C1MDAC+C1H)× 系数 2 来求得数据。
由图 29 可知， 第四实施例的 MDAC 通过共用电容， 在无缩放的情况下减少约 33％的 电容， 另外， 在有缩放的情况下减少约 22％程度的电容， 即， 能够减少电容 ( 电路 ) 的占有面 积。
另外， 可知应用了第四实施例的 m ＝ 4 的 MDAC 在无缩放的情况下减少约 40％的电 容， 另外在有缩放的情况下减少约 16％程度的电容， 即， 能够减少电路的占有面积。
并且， 可知第五实施例的 MDAC 减少约 33％程度的电容， 即， 能够减少电路的占有 面积， 另外， 应用了第五实施例的 m ＝ 4 的 MDAC 减少约 40％程度的电容， 即， 能够减少电路 的占有面积。
此外， 信号放大率 m ＝ 2 以及 m ＝ 4 仅仅是例子， 即使在应用了第四实施例以及第 五实施例的更多位的 MDAC 中也能发挥减少电路的占有面积的效果是毋庸置疑的。
图 30 是简要地示出应用了各实施例的 MDAC 的流水线型 AD 转换电路的一个例子 的框图， 另外， 图 31 是简要地示出应用了各实施例的 MDAC 的循环比较型 AD 转换电路的一 个例子的框图。
首先， 上述的第一实施例～第五实施例的 MDAC 能够应用于例如图 30 所示那样的 流水线型 AD 转换电路 200 中的被级联连接的各 MDAC 电路 202-1 ～ 202-(n-1)。
如图 30 所示， 流水线型 AD 转换电路 200 具有采样保持 (S/H) 电路 201、 n-1 级的 MDAC 电路 (MDAC)202-1 ～ 202-(n-1)、 最后一级的快速 ADC203、 以及逻辑运算电路 ( 数字修 正电路 )204。
采样保持电路 201 接收输入电压 VIN 并保持， 将其输出信号提供给 MDAC 电路 202-1 ～ 202-(n-1)。
逻 辑 运 算 电 路 204 接 收 MDAC 电 路 202-1 ～ 202-(n-1) 的 输 出 信 号 DB(1) ～ DB(n-1) 以及最后一级的快速 ADC203 的输出信号 DB(n)， 并输出以与 MDAC 电路的级数相应 的分辨率将输入电压 VIN 进行数字转换后的输出码 (ADC 输出 )。
并且， 上述的第一实施例～第五实施例的 MDAC 能够应用于例如图 31 所示的那样 的循环比较型 AD 转换电路 300 中的 MDAC 电路 303。
即， 如图 31 所示， 循环比较型 AD 转换电路 300 具有开关 301、 采样保持 (S/H) 电路 302、 MDAC 电路 (MDAC)303 以及逻辑运算电路 304。此外， 也能够不设置采样保持电路 302而将其省略。
采样保持电路 302 经由开关 301 接收输入电压 VIN 或者 MDAC 电路 303 的输出电 压 VO(i) ＝ VI(i+1) 中的一个并保持， 开关 301 使 MDAC 电路 303 的输出电压 VO(i) 多次循 环。
来自 MDAC 电路 303 的被循环的各次的输出信号 DB(i) 被提供给逻辑运算电路 304， 并且， 逻辑运算电路 304 输出以与循环 MDAC 电路的次数相应的分辨率进行数字转换后 的输出码 (ADC 输出 )。
以上， 详述了第一实施例～第五实施例的 MDAC( 开关电容电路 )， 例如各 MDAC 中的 开关以及电容的数目和连接、 或者通过开关控制部控制的各开关的切换定时等能够进行各 种各样的改变。
并且， 第一实施例～第五实施例的开关电容电路不仅能够应用于流水线型 AD 转 换电路或循环比较型 AD 转换电路， 而且当然也能够广泛地应用于 DA 转换器或者滤波器等 各种各样的电路。
符号说明
1、 200 流水线型 AD 转换电路
10、 10-1 ～ 10-(N-1) 分级电路 11、 201、 302 采样保持 (S/H) 电路 12、 203 快速 AD 转换器 ( 快速 ADC) 13、 204、 304 数字修正电路 ( 码转换电路、 逻辑运算电路 ) 100、 202-1 ～ 202-(n-1)、 303 MDAC 电路 (MDAC) 101 子 DAC 102 模拟运算部 110 子 AD 转换器 (ADC) 300 循环比较型 AD 转换电路 301 开关