半导体器件中的应变控制.pdf

摘要
申请专利号：	CN201080026471.X	申请日：	2010.04.12
公开号：	CN102460704A	公开日：	2012.05.16
当前法律状态：	撤回	有效性：	无权
法律详情：	发明专利申请公布后的视为撤回IPC(主分类):H01L 29/205申请公布日:20120516\|\|\|实质审查的生效IPC(主分类):H01L 29/205申请日:20100412\|\|\|公开
IPC分类号：	H01L29/205; H01L29/778	主分类号：	H01L29/205
申请人：	秦内蒂克有限公司
发明人：	D. J. 瓦利斯
地址：	英国汉普郡
优先权：	2009.04.14 GB 0906331.4
专利代理机构：	中国专利代理(香港)有限公司 72001	代理人：	刘春元;卢江
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内容摘要

一种半导体器件包括以下元件：包括量子阱结构的有源层（1）和在有源层下面的适合于形成用于有源层中的载流子的约束层的缓冲层（4）。缓冲层（4）被适配为不增加有源层（1）中的总体应变。有源层（1）已经由于有源层与缓冲层（4）之间的晶格失配而发生应变。可以通过使用应变控制缓冲层（41）并通过用于缓冲层和在其上面生长缓冲层的基底（3）的材料和组分的适当选择来控制缓冲层（4）中的应变。

权利要求书

1：一种半导体器件，包括：有源层，其包括量子阱结构；应变控制缓冲层，其在有源层下面；主缓冲层，其在应变控制缓冲层下面且与之邻近；以及基底，其在主缓冲层下面；其中，应变控制缓冲层被形成为使得邻近于有源层的应变控制缓冲层的表面处的应变相对于邻近于应变控制有源层的主缓冲层中的应变而言被减少；以及其中，缓冲层形成用于有源层中的载流子的约束层。2：如权利要求 1 所述的半导体器件，其中，有源层的厚度大于 5nm。3：如权利要求 1 或权利要求 2 所述的半导体器件，其中，应变控制缓冲层中的应变小于 0.1%。4：如权利要求 3 所述的半导体器件，其中，应变控制缓冲层中的应变小于 0.05%。5：如权利要求 1 或权利要求 2 所述的半导体器件，其中，应变控制缓冲层的表面处的应变在符号上与邻近于应变控制有源层的主缓冲层中的应变相反；以及其中，有源层中的总体应变从而被减少。6：如任一前述权利要求所述的半导体器件，其中，有源层包括 III-V 半导体且缓冲层包括三元 III-V 绝缘体材料。7：如权利要求 6 所述的半导体器件，其中， III-V 半导体是 InSb 且三元 III-V 绝缘体材料包括 AlxIn1-xSb，其中，在应变控制缓冲层与主缓冲层之间 x 改变。8：如权利要求 7 所述的半导体器件，其中，所述应变控制缓冲层中的 x 大于主缓冲层中的 x。9：如任一前述权利要求所述的半导体器件，其中，所述应变控制缓冲层小于 1μm 厚。10：如任一前述权利要求所述的半导体器件，其中，所述应变控制缓冲层小于 0.6μm 厚。11：如任一前述权利要求所述的半导体器件，所述基底包括 GaAs。12：如权利要求 1 至 10 中的任一项所述的半导体器件，其中，所述基底包括 Si。13：如权利要求 1 至 11 中的任一项所述的半导体器件，其中，所述半导体器件包括在有源层之上的上约束层。14：如任一前述权利要求所述的半导体器件，其中，所述半导体器件还包括掺杂剂片以提供用于有源层的载流子。15：如权利要求 14 所述的半导体器件，其中，在所述应变控制缓冲层与所述有源层之间提供所述掺杂剂片。16：如任一前述权利要求所述的半导体器件，并且还包括源极、漏极和栅极以形成 FET，有源层为该 FET 提供导电沟道。17：一种形成半导体器件的方法，包括：在基底上方外延地生长主缓冲层；在主缓冲层上方外延地生长应变控制缓冲层；以及在应变控制缓冲层上方外延地生长包括量子阱结构的有源层；以及将半导体器件从用于缓冲层的生长温度冷却至工作温度，由此，邻近于有源层的应变 2 控制缓冲层的表面处的应变相对于邻近于应变控制有源层的主缓冲层中的应变而言被减少；以及其中，缓冲层形成用于有源层中的载流子的约束层。18：如权利要求 17 所述的方法，其中，所述主控制层和所述缓冲控制层包括具有不同组分的相同三元化合物。19：如权利要求 18 所述的方法，其中，所述主控制层和所述缓冲控制层包括具有用于 x 的不同值的 AlxIn1-xSb，并且其中，所述有源层包括 InSb 量子阱结构。20：一种半导体器件，包括：有源层，其包括量子阱结构；以及缓冲层，其在有源层下面；其中，所述有源层由于有源层与缓冲层之间的晶格失配而发生应变，并且其中，邻近于有源层的缓冲层被适配，从而不使有源层中的应变增加超过由晶格失配引起的应变。21：如权利要求 20 所述的半导体器件，其中，邻近于有源层的缓冲层基本上是无应变的。22：如权利要求 20 所述的半导体器件，其中，邻近于有源层的缓冲层在与由晶格失配引起的有源层中的应变相反的方向发生应变，由此，减少了有源层中的总体应变。23：基本上如上文参考附图所述的任何器件或方法。24：上文参考附图所述的任何新型特征或特征的组合。

说明书

半导体器件中的应变控制
    技术领域本发明涉及半导体器件中的应变控制。其特别地涉及具有量子阱有源层的半导体器件、特别是 QWFET（量子阱场效应晶体管）中的应变控制。其涉及 p 型和 n 型器件两者。
     背景技术为了产生对逻辑电路的改进，期望的是产生在较高频率和较低功率下工作的器件结构，特别是场效应晶体管（FET）。用于数字电路设计的标准架构是 CMOS。为了实现 CMOS 电路，要求 n-FET（以电子为载流子）和 p-FET（以空穴为载流子）两者。
     常规 CMOS 设计在很大程度上是基于 Si 半导体技术。对于 n-FET 而言，已经使用 InSb 作为半导体实现了非常高的操作频率和低操作功率。在此系统中，在诸如 GaAs 的适当基底上生长一层 AlxIn1-xSb，并在其上面生长 InSb 的薄器件层。在该器件层上生长将提供电子的被小 AlxIn1-xSb 隔离层与其分离的施主层。器件层被适当地的层（再次地 AlxIn1-xSb）覆盖，以将载流子约束在器件层区域中，该器件层区域形成量子阱。对于具有 AlxIn1-xSb 的组成的区域而言， x 的值对于不同的区域可以不同。在 InSb 与 AlxIn1-xSb 之间存在晶格失配，这可能导致量子阱中的应变，该应变导致增加的载流子迁移率。 InSb 具有非常高的电子迁移率，并且已经实现了极好的结果。
     应变 InSb 量子阱结构具有良好的空穴迁移率，并且还已经实现了具有明显高于常规 Si 或其它 III-V 半导体系统的跨导和截止频率的 p-FET。应变量子阱系统中的量子阱层的有用厚度受到限制，因为晶格失配最终将导致两个层之间的边界处的错配位错的产生从而缓解了应变。对于给定晶格失配而言，能够根据在 Journal of Crystal Growth Vol. 29（1975） pp. 273 ～ 280 中阐述的 Matthews 和 Blakeslee 的模型来预测发生此位错效应的厚度。对于在 Al0.35In0.65Sb 的缓冲层上形成的 InSb 量子阱而言，预测此临界厚度为 7nm。然而，已经发现实际上一旦量子阱的厚度超过明显更低的值——对于在 Al0.35In0.65Sb 的缓冲层上形成的 InSb 阱而言 5nm，则空穴迁移率降低。对于非常薄的量子阱而言，迁移率也降低，因为仅存在有限数目的可用量子态，这具有增加有效载流子质量的效果。因此将期望 InSb 量子阱及其它量子阱结构的有效厚度增加至理论错配位错极限，并且如果可能的话超过此极限。
     发明内容
     因此，在第一方面，本发明提供了一种半导体器件，包括：有源层，其包括量子阱结构；应变控制缓冲层，其在有源层下面且邻近于有源层；主缓冲层，其在应变控制缓冲层下面且邻近于应变控制缓冲层；以及基底，其在主缓冲层下面；其中，所述应变控制缓冲层被形成为使得邻近于有源层的应变控制缓冲层的表面处的应变相对于邻近于应变控制有源以及其中，所述缓冲层形成用于有源层中的载流子的层的主缓冲层中的应变而言被减小；约束层。
     此结构是非常有利的，因为其使得能够在缓冲层上生长有源层，该缓冲层——在邻近于有源层的情况下——是基本上没有应变的。优选地，应变控制缓冲层中的应变小于 0.1%，甚至小于 0.05%。这允许有源层的厚度大于 5nm。
     使用这种方法，可以使得应变控制缓冲层的表面处的应变在符号上与邻近于应变控制有源层的主缓冲层中的应变相反。这能够允许以比 Matthews & Blakeslee 模型所预测的更大的厚度构造有源层。
     通过结合主缓冲层来使用应变控制缓冲层，能够控制由于基底与缓冲层之间的热膨胀失配而引入的应变。
     在一个布置中，有源层包括 III-V 半导体且缓冲层包括具有较大能带隙的三元 III-V 材料。在具体描述的这种布置中， III-V 半导体是 InSb 且三元 III-V 材料包括 AlxIn1-xSb，其中，在应变控制缓冲层与主缓冲层之间， x 改变。在这种情况下，应变控制缓冲层中的 x 大于主缓冲层中的 x。优选地， x 在应变控制缓冲层内仍基本上是恒定的（换言之，应变控制缓冲层优选地不在组分上渐变）。
     适合于在本发明中使用的其它可能的 III-V 半导体材料是 GaSb、 InGaSb 和 AIGaSb。
     应变控制缓冲层足够薄而使应变不能被冻结到其中，有利地，此层小于 1μm 厚，在优选实施例中甚至小于 0.6μm 厚。可以有利地在 GaAs 或 Si 基底上生长此类器件。
     有利地，该器件还可以包括在有源层之上的上约束层。在上述系统中，其还可以主要是 AlxIn1-xSb 的。
     在器件中可以存在其它层，并且其可以存在于缓冲层与有源器件之间。可以形成掺杂剂片以提供用于有源层的载流子。其通常将仅仅被窄的隔离层与有源层分离，该窄隔离层可以例如是一薄层的 AlxIn1-xSb。可以在缓冲层与有源层之间或在有源层与上约束层之间形成此类掺杂剂片。
     半导体器件可以是用于场效应晶体管的前体结构，所述结构包括如本文所述的基底和外延生长的缓冲和有源层。可选地，前体结构可以包括临时或永久盖层，适当的覆盖材料对于技术人员来说是众所周知的。半导体器件还可以包括源极、漏极和栅极以形成 FET，有源层为该 FET 提供导电沟道。可以使用上述材料系统这样形成 n-FET 和 p-FET 两者。
     在另一方面，本发明提供了一种形成半导体器件的方法，包括：在基底上外延地生长主缓冲层；在主缓冲层之上外延地生长应变控制缓冲层；在应变控制缓冲层上外延地生长包括量子阱结构的有源层；以及将半导体器件从用于缓冲层的生长温度冷却至工作温度，由此，相对于邻近于应变控制有源层的主缓冲层中的应变而言减小了邻近于有源层的应变控制缓冲层的表面处的应变；以及其中，所述缓冲层形成用于有源层中的载流子的约束层。
     有利地，所述应变控制缓冲层和主缓冲层包括具有不同组分的相同三元化合物。在一个此类布置中，应变控制缓冲层和主缓冲层包括具有用于 x 的不同值的 AlxIn1-xSb，并且有源层包括 InSb 量子阱结构。
     在另一方面，本发明提供了一种半导体器件，包括：有源层，其包括量子阱结构；以及缓冲层，其在所述有源层下面；其中，所述有源层由于有源层与缓冲层之间的晶格失配而发生应变，并且其中，邻近于有源层的缓冲层被适配，从而不使有源层中的应变增加超过
     由晶格失配引起的应变。
     邻近于有源层的缓冲层可以是基本上无应变的，或者其可以在与由晶格失配引起的有源层中的应变相反的方向发生应变，由此，减少了有源层中的总体应变。
     本发明的一个方面中的任何特征可以以任何适当组合的方式应用于本发明的任何其它方面。特别地，器件方面可以应用于方法方面，反之亦然。参考附图，本发明延伸至基本上如本文所述的器件和方法。附图说明现在将通过参考附图以示例的方式来描述本发明的特定实施例，在附图中：图 1 举例说明用于 Al0.3In0.7Sb 缓冲层的应变随层厚度的变化；图 2 举例说明用于在 GaAs 基底上生长的 AlInSb 缓冲层的应变随 Al 分数的变化；图 3 举例说明用于在 3μm 厚的 Al0.35In0.65Sb 缓冲层上生长的 InSb 量子阱结构的空穴迁移率针对量子阱厚度的变化；图 4 示出根据本发明的第一实施例的半导体器件；图 5 示出集成到 p-FET 中的图 4 的半导体器件；图 6 举例说明与图 2 的缓冲层相比较的图 4 所示类型的示例性半导体器件中的应变；图 7 举例说明与图 3 的缓冲层相比较的图 4 所示类型的示例性半导体器件中的空穴迁移率；图 8 举例说明与图 2 的缓冲层相比较的在 Si 基底上生长的 3μm 厚 Al0.35In0.65Sb 缓冲层中的应变；以及图 9 示出根据本发明的第二实施例的半导体器件。
     具体实施方式
     为了示出本发明的实施例的益处，现在将讨论常规缓冲层的性质。
     具有量子阱有源层的常规半导体器件包含以下主要元件。有源层包括一层适当的半导体，诸如 InSb。此层具有几 nm 的厚度，并且在适当材料的缓冲层上生长。此缓冲层通常是被选择为具有提供良好约束的能带隙的半导体——此性质及其它系统性质的组合实现了有源层中的优良的载流子迁移率。用于 InSb 有源层的缓冲层的特别适当的选择是 AlxIn1-xSb，其中，可以改变 Al 分数（x 的值）以根据期望实现不同的性质。类似的 AlxIn1-xSb 通常将被放置在有源层之上作为上约束层。用适当的外延生长技术在 AlxIn1-xSb 缓冲层上形成 InSb 层，并且 AlxIn1-xSb 层本身是在适当的基底——对于此材料系统而言最正常地是 GaAs 或 Si——上外延地生长的。分子束外延（MBE）和金属有机化学汽相沉积（MOCVD）是特别适当的外延生长技术，但是可以使用任何适当的生长技术（其它示例是 MOVPE、 ALD 和 MECVD）。如下文进一步讨论的，缓冲层结构本身可以包含其它层（诸如掺杂剂片）。
     在 InSb 与 AlxIn1-xSb 之间存在显著的晶格失配——两者都采用闪锌矿晶体结构，但是三元化合物的晶胞较小，导致对于 x ＝ 0.35 的值而言约 2% 的有源层上的压缩应变。这对此系统中的 InSb 量子阱的优良电气性质有所贡献——其导致 InSb 与 AlxIn1-xSb 之间的价带和导带偏移，这得到非常好的约束及优良的空穴和电子迁移率。然而，此失配限制了能够实现的有源层的厚度，如上所述，将发生错配位错的有源层形成的临界厚度以缓解错配应变，并且空穴迁移率将因此而大大地降低。使用 Matthews 和 Blakeslee 的模型（如上所述），预测此临界厚度对于 Al0.35In0.65Sb 上的 InSb 的有源层而言是 7nm。
     实际上，本发明发现存在要考虑的另一应变分量。在缓冲层本身中也可能存在应变。虽然 GaAs 也采用闪锌矿晶体结构，但在 GaAs 基底与 AlxIn1-xSb 缓冲层之间再次存在显著的晶格失配。图 1 示出对于 x ＝ 0.3 的此类缓冲层中的应变随厚度的实验确定。GaAs 与 AlxIn1-xSb 之间的显著晶格失配导致高密度的错配位错和两者之间的界面的加工硬化。加工硬化是晶体生长中的已知现象，并且指的是由相互钉扎引起的位错的固定。此钉扎防止了晶体结构的进一步松弛。此效果引起缓冲层中的应变，缓冲层仅在 1.5μm 及以上的厚度下完全松弛，是临界厚度值的很多倍。
     然而，如从图 1 可以看到的，甚至在 2μm 及以上的厚度下在缓冲层中仍存在应变。此应变不随着厚度而变，并且不是由晶格失配而引起的。此应变是由 GaAs 和 AlxIn1-xSb 的不同热膨胀导致的。GaAs、 InSb 和 AlSb 的热膨胀系数分别是 αGaAs ＝ 5.4×10-6K-1、 αInSb ＝ -6 -1 -6 -1 5.6×10 K 且 αAlSb ＝ 4.3×10 K ，换言之， GaAs 和 InSb 的热膨胀系数是非常类似的，但是 AISb 的热膨胀系数明显更小，对于 AlxIn1-xSb 而言具有相应的结果。AlxIn1-xSb 在 GaAs 上的外延生长通常在约 350℃的温度下发生。当结果得到的结构被冷却至室温时，两个材料之间的热膨胀系数的差导致不随着缓冲层厚度显著地改变的应变分量。如图 2 中所示，由热膨胀系数的失配而引起的应变随着缓冲层中的 Al 的分数而增加，与 AISb 的更大热膨胀系数一致。图 2 示出用于在 GaAs 基底上生长的 3μm 厚 AlxIn1-xSb 缓冲层的应变随 Al 分数的变化。图 2 提出 GaAs 上的 InSb 的缓冲层中将存在最小热膨胀应变，如在给定两者之间的热膨胀系数方面的相似性的情况下可以合理地预期的那样。
     如图 3 所示， InSb 量子阱结构中的空穴迁移率对于量子阱结构而言在 5nm 的临界厚度以上下降，而不是如 Matthews 和 Blakeslee 模型预测的 7nm。本发明人假定临界厚度的减小是由 AlxIn1-xSb 缓冲层中的热膨胀应变而引起的。
     然而，本发明人还注意到小于 1μm 的 AlxIn1-xSb 层由于上文参考图 1 所述的加工硬化现象而不能完全松弛。因此，如图 4 中所示，已经设计了本发明的第一实施例。在本实施例中，缓冲层 4 包括第一缓冲层 41 和第二缓冲层 42。第二缓冲层 42 被以适当的外延过程生长到 GaAs 基底 3 上，并且第一缓冲层 41 被以类似方式生长在第二缓冲层 42 之上。在第一缓冲层 41 之上生长了 InSb 量子阱结构 2。第一和第二缓冲层两者都是由 AlxIn1-xSb 形成的，但是其具有不同的 Al 分数：对于第一缓冲层而言 x ＝ 0.35，并且对于第二缓冲层而言 x ＝ 0.3。
     图 5 示出在 p 沟道 FET 中体现的此基本器件结构。在图 4 中识别的元件是全部存在的，但是除这些之外，存在被放置在 InSb 量子阱结构 2 之上的上约束层 51。此上层主要也是 AlxIn1-xSb 的（适当的组分再次可以是 Al0.35In0.65Sb，如对于第一缓冲层 41 而言一样），并且通常达到 20nm 厚——其需要足够厚以提供对有源层中的载流子的足够约束，但是足够薄以允许栅极有效地控制沟道中的电流。上约束层 51 包含多个子层。邻近于 InSb 量子阱结构 2 的是隔离层 511——适当的隔离层将是 3nm 厚度的 Al0.35In0.65Sb。其将量子阱结构 2 与掺杂剂片 512 分离以提供用于沟道的载流子。对于 p 沟道而言，适当的掺杂剂片可以使用 Be δ 掺杂。主上约束层 513 也是由 AlxIn1-xSb 形成的——其在这里也可以采取 Al0.35In0.65Sb 的组分——并用于约束有源层中的载流子。p-FET 的源极 52、漏极 53 和栅极 54 是由适当
     的金属化过程在上约束层 51 上提供的。可以在适当的位置上对主上约束层 513 进行掺杂以提供有源层与源极 52 和漏极 53 之间的良好电接触，并且还可以在栅极 54 的区域中对主上约束层 513 进行回蚀以允许栅极 54 对 p 沟道进行更好的有效控制。
     可以有此结构的替换。例如，可以在应变控制缓冲层中而不是在上约束层中形成掺杂剂片——这仍将允许应变被冻结在应变控制缓冲层中。虽然这里所述的示例是用于具有 p 沟道的 p-FET，但应注意的是可以针对 n-FET 或具有 n 沟道的另一此类器件构造本发明的实施例。广泛地，可以将相同的结构用于 n-FET，但是将采用不同的掺杂剂（例如，使用 Te δ 掺杂的掺杂剂片将是适当的）。
     在以下论文中能够找到 InSb 应变 QWFET 的制造和结构的进一步讨论。M. Radosavljevic 等人在呈现给 2008 IEEE 国际电子器件会议（IEDB 2008）的论文 “High-Performance 40nm Gate Length InSb p-Channel Compressively Strained Quantum Well Field Effect Transistors for Low-Power (V CC =0.5) Logic Applications” 中描述了 p-FET 的制造和结构。T. Ashley 等人在呈现给 2005 年关于化合物半导体制造的会议（CS Mantech）的论文 “InSb-based Quantum Well Transistors for High Speed, Low Power Applications” 中描述了 n-FET 的制造和结构。在这些文献中阐述的关于使用基于 InSb 系统的应变量子阱有源层的 FET 的一般原理适合于在本发明的实施例中使用。用于此器件的典型制造过程将如下。在适当的生长温度（对于 AlxIn1-xSb 而言约 350℃）下用诸如 MBE 或 MOCVD 的适当外延生长技术在基底 3 上生长第二或主缓冲层 42。可以根据在被技术领域中确立的原理来进行生长温度的选择（例如， AlxIn1-xSb 层在具有较高 Al 分数的情况下通常将在较高温度下生长，并且将不会在将损害已生长的层的温度下生长层）。修改生长组分，并且用相同的过程在第二缓冲层 42 之上生长第一或应变控制缓冲层 41。然后在恢复至用于生长第一缓冲层 41 的条件以便生长上约束层 51 之前将类似的外延生长过程用于 InSb 量子阱结构 2。然后使用诸如光刻掩膜或电子束光刻的常规光刻过程来在此之上产生金属化，并因此形成源极 52、漏极 53 和栅极 54。
     此双层缓冲结构的效果是通过向第一缓冲层中构建相反符号的应变来补偿热膨胀应变。此应变是由于 Al0.35In0.65Sb 与 Al0.3In0.7Sb 之间的晶格失配而引入的。由于 Al0.35In0.65Sb 层是薄的，所以其不能完全松弛，并且因此应变被 “冻结” 。缓冲层仍完全有效地包含量子阱结构中的载流子，但是邻近于量子阱结构的那部分缓冲层现在是无应变的。这在图 6 中用实验示出，其中，与图 2 中所示的数据相比较地示出了图 4 的结构的第一缓冲层 41 中的应变。如在图 6 中可以看到的，结果得到的应变在 0.05% 以下，与对于常规 Al0.35In0.65Sb 缓冲层而言的 0.2% 的应变相反。该应变还具有相反的符号，如在这种情况下，冻结应变超过补偿热膨胀应变——厚度或组分的适当变化能够进一步减少此应变，或者根据期望使该值更加负。
     图 7 示出从邻近于有源层的缓冲层去除应变的观察效果。此图示出了图 4 的双层缓冲层中的空穴迁移率，其中，与常规缓冲层（如图 3 所示）相比，第一缓冲层 41 基本上为无应变的。可以看到有源层的临界厚度增加至更接近于由 Matthews 和 Blakeslee 模型预测的极限——对于常规缓冲层而言处于 6nm 的空穴迁移率具有与处于 5nm 找到的相同的值。对于常规缓冲层而言，在 5nm 有源层厚度下达到最大空穴迁移率，在此之后，空穴迁移率由
     于由热膨胀应变引起的位错而下降。
     此布置是有益的，因为在不损失空穴迁移率的情况下增加有源层厚度提供改善的电气性质。增加有源层厚度增加量子阱的容量且可以增加载流子的迁移率。载流子的数目和迁移率一起影响器件能够处理的电流，并且载流子迁移率与器件速度有关。增加量子阱厚度还可以改善器件可靠性，因为具有较厚量子阱的器件将不太可能在操作期间产生缺陷。
     还可获得更多益处。如上所述，不仅可以将第一缓冲层中的应变减少至无应变，而且实际上可以通过用于热膨胀应变的过度补偿（例如，通过使用具有更多冻结应变的较窄第一缓冲层）来更进一步地 “减少” 以产生具有相反应变的第一缓冲层。这允许在不损失迁移率的情况下使有源层生长超过临界厚度，因为此符号相反的应变将充分地缓解失配应变以防止位错的形成，直至达到更大的厚度。
     在存在较低热膨胀系数基底的情况下，需要向第一缓冲层中冻结较少的应变。图8 示出与图 2 中所示的数据相比较的在 Si 基底上生长的 3μm 的 Al0.35In0.65Sb 的缓冲层中的应变。Si 具有 2.6×10-6K-1 的热膨胀系数，导致常规缓冲层中的低得多的应变。这意味着使用图 4 的缓冲层结构将导致邻近于有源层中的缓冲层中的相反符号的应变，具有如上所述的量子阱厚度增加至 Matthews 和 Blakeslee 极限以上的可能性——这在图 9 中举例说明，图 9 示出与图 4 相同的结构，但用 Si 基底 93 替换了 GaAs 基底。可以通过在缓冲层中使用不同的组分层来调整热膨胀相关应变而实现类似的效果。可以累积地使用这些效果，允许有显著地补偿与量子阱的界面处的缓冲层中的应变的可能性，和因此的显著地增加量子阱厚度超过计算的 Matthews 和 Blakeslee 极限的可能性。上述实施例涉及在 GaAs 或 Si 基底上生长的 AlInSb 缓冲层上的 InSb 的生长，但是可以开发适合于其它半导体系统的其它实施例。相同的原理可以清楚地应用于使用三元缓冲层的任何 III-V 半导体系统，结构的适当修改将考虑晶格参数、弹性常数和热膨胀系数。例如，这种方法可以应用于使用 α-Sn 而不是 InSb 作为半导体的系统（如在本申请人的英国专利申请 GB 0906336.3 和题为 “P-Type Semiconductor Devices” 的同一日期的共同待决 PCT 申请中所讨论的，其被通过引用结合到本文中至法律允许的程度）。这些原理的应用不限于 III-V 系统——这些原理还可以至少应用于 V-V 和 II-VI 半导体系统。这里所讨论的原理还可以与其它方法一起使用以通过调整应变来改善器件的电气性质，例如，如在本申请人的英国专利申请 GB 0906333.0 和题为 “Uniaxial Tensile Strain in Semiconductor Devices” 的同一日期的共同待决 PCT 申请中所讨论的，其被通过引用结合到本文中至法律允许的程度。

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1、(10)申请公布号 CN 102460704 A (43)申请公布日 2012.05.16 C N 1 0 2 4 6 0 7 0 4 A *CN102460704A* (21)申请号 201080026471.X (22)申请日 2010.04.12 0906331.4 2009.04.14 GB H01L 29/205(2006.01) H01L 29/778(2006.01) (71)申请人秦内蒂克有限公司地址英国汉普郡 (72)发明人 D. J. 瓦利斯 (74)专利代理机构中国专利代理(香港)有限公司 72001 代理人刘春元卢江 (54) 发明名称半导体器件中的应变控制 (。

2、57) 摘要一种半导体器件包括以下元件：包括量子阱结构的有源层（1）和在有源层下面的适合于形成用于有源层中的载流子的约束层的缓冲层（4）。缓冲层（4）被适配为不增加有源层（1）中的总体应变。有源层（1）已经由于有源层与缓冲层（4）之间的晶格失配而发生应变。可以通过使用应变控制缓冲层（41）并通过用于缓冲层和在其上面生长缓冲层的基底（3）的材料和组分的适当选择来控制缓冲层（4）中的应变。 (30)优先权数据 (85)PCT申请进入国家阶段日 2011.12.14 (86)PCT申请的申请数据 PCT/GB2010/000737 2010.04.12 (87)PCT申请的公布数据。

3、 WO2010/119241 EN 2010.10.21 (51)Int.Cl. 权利要求书2页说明书6页附图6页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 2 页说明书 6 页附图 6 页 1/2页 2 1.一种半导体器件，包括：有源层，其包括量子阱结构；应变控制缓冲层，其在有源层下面；主缓冲层，其在应变控制缓冲层下面且与之邻近；以及基底，其在主缓冲层下面；其中，应变控制缓冲层被形成为使得邻近于有源层的应变控制缓冲层的表面处的应变相对于邻近于应变控制有源层的主缓冲层中的应变而言被减少；以及其中，缓冲层形成用于有源层中的载流子的约束层。 2.。

4、如权利要求1所述的半导体器件，其中，有源层的厚度大于5nm。 3.如权利要求1或权利要求2所述的半导体器件，其中，应变控制缓冲层中的应变小于 0.1%。 4.如权利要求3所述的半导体器件，其中，应变控制缓冲层中的应变小于0.05%。 5.如权利要求1或权利要求2所述的半导体器件，其中，应变控制缓冲层的表面处的应变在符号上与邻近于应变控制有源层的主缓冲层中的应变相反；以及其中，有源层中的总体应变从而被减少。 6.如任一前述权利要求所述的半导体器件，其中，有源层包括III-V半导体且缓冲层包括三元III-V绝缘体材料。 7.如权利要求6所述的半导体器件，其中，III-V半导体是InSb且三元。

5、III-V绝缘体材料包括Al x In 1-x Sb，其中，在应变控制缓冲层与主缓冲层之间x改变。 8.如权利要求7所述的半导体器件，其中，所述应变控制缓冲层中的x大于主缓冲层中的x。 9.如任一前述权利要求所述的半导体器件，其中，所述应变控制缓冲层小于1m厚。 10.如任一前述权利要求所述的半导体器件，其中，所述应变控制缓冲层小于0.6m 厚。 11.如任一前述权利要求所述的半导体器件，所述基底包括GaAs。 12.如权利要求1至10中的任一项所述的半导体器件，其中，所述基底包括Si。 13.如权利要求1至11中的任一项所述的半导体器件，其中，所述半导体器件包括在有源层之上的上约束层。。

6、 14.如任一前述权利要求所述的半导体器件，其中，所述半导体器件还包括掺杂剂片以提供用于有源层的载流子。 15.如权利要求14所述的半导体器件，其中，在所述应变控制缓冲层与所述有源层之间提供所述掺杂剂片。 16.如任一前述权利要求所述的半导体器件，并且还包括源极、漏极和栅极以形成 FET，有源层为该FET提供导电沟道。 17.一种形成半导体器件的方法，包括：在基底上方外延地生长主缓冲层；在主缓冲层上方外延地生长应变控制缓冲层；以及在应变控制缓冲层上方外延地生长包括量子阱结构的有源层；以及将半导体器件从用于缓冲层的生长温度冷却至工作温度，由此，邻近于有源层的应变权利要求书C。

7、N 102460704 A 2/2页 3 控制缓冲层的表面处的应变相对于邻近于应变控制有源层的主缓冲层中的应变而言被减少；以及其中，缓冲层形成用于有源层中的载流子的约束层。 18.如权利要求17所述的方法，其中，所述主控制层和所述缓冲控制层包括具有不同组分的相同三元化合物。 19.如权利要求18所述的方法，其中，所述主控制层和所述缓冲控制层包括具有用于x 的不同值的Al x In 1-x Sb，并且其中，所述有源层包括InSb量子阱结构。 20.一种半导体器件，包括：有源层，其包括量子阱结构；以及缓冲层，其在有源层下面；其中，所述有源层由于有源层与缓冲层之间的晶格失配而发生应变，并且。

8、其中，邻近于有源层的缓冲层被适配，从而不使有源层中的应变增加超过由晶格失配引起的应变。 21.如权利要求20所述的半导体器件，其中，邻近于有源层的缓冲层基本上是无应变的。 22.如权利要求20所述的半导体器件，其中，邻近于有源层的缓冲层在与由晶格失配引起的有源层中的应变相反的方向发生应变，由此，减少了有源层中的总体应变。 23.基本上如上文参考附图所述的任何器件或方法。 24.上文参考附图所述的任何新型特征或特征的组合。权利要求书CN 102460704 A 1/6页 4 半导体器件中的应变控制技术领域 0001 本发明涉及半导体器件中的应变控制。其特别地涉及具有量子阱有源层。

9、的半导体器件、特别是QWFET（量子阱场效应晶体管）中的应变控制。其涉及p型和n型器件两者。背景技术 0002 为了产生对逻辑电路的改进，期望的是产生在较高频率和较低功率下工作的器件结构，特别是场效应晶体管（FET）。用于数字电路设计的标准架构是CMOS。为了实现CMOS 电路，要求n-FET（以电子为载流子）和p-FET（以空穴为载流子）两者。 0003 常规CMOS设计在很大程度上是基于Si半导体技术。对于n-FET而言，已经使用 InSb作为半导体实现了非常高的操作频率和低操作功率。在此系统中，在诸如GaAs的适当基底上生长一层Al x In 1-x Sb，并在其上面生长InSb。

10、的薄器件层。在该器件层上生长将提供电子的被小Al x In 1-x Sb隔离层与其分离的施主层。器件层被适当地的层（再次地Al x In 1-x Sb）覆盖，以将载流子约束在器件层区域中，该器件层区域形成量子阱。对于具有Al x In 1-x Sb的组成的区域而言，x的值对于不同的区域可以不同。在InSb与Al x In 1-x Sb之间存在晶格失配，这可能导致量子阱中的应变，该应变导致增加的载流子迁移率。InSb具有非常高的电子迁移率，并且已经实现了极好的结果。 0004 应变InSb量子阱结构具有良好的空穴迁移率，并且还已经实现了具有明显高于常规Si或其它III-V半导体系统的。

11、跨导和截止频率的p-FET。应变量子阱系统中的量子阱层的有用厚度受到限制，因为晶格失配最终将导致两个层之间的边界处的错配位错的产生从而缓解了应变。对于给定晶格失配而言，能够根据在Journal of Crystal Growth Vol. 29（1975）pp. 273280中阐述的Matthews和Blakeslee的模型来预测发生此位错效应的厚度。对于在Al 0.35 In 0.65 Sb的缓冲层上形成的InSb量子阱而言，预测此临界厚度为7nm。然而，已经发现实际上一旦量子阱的厚度超过明显更低的值对于在Al 0.35 In 0.65 Sb的缓冲层上形成的InSb阱而言5nm，则。

12、空穴迁移率降低。对于非常薄的量子阱而言，迁移率也降低，因为仅存在有限数目的可用量子态，这具有增加有效载流子质量的效果。因此将期望 InSb量子阱及其它量子阱结构的有效厚度增加至理论错配位错极限，并且如果可能的话超过此极限。发明内容 0005 因此，在第一方面，本发明提供了一种半导体器件，包括：有源层，其包括量子阱结构；应变控制缓冲层，其在有源层下面且邻近于有源层；主缓冲层，其在应变控制缓冲层下面且邻近于应变控制缓冲层；以及基底，其在主缓冲层下面；其中，所述应变控制缓冲层被形成为使得邻近于有源层的应变控制缓冲层的表面处的应变相对于邻近于应变控制有源层的主缓冲层中的应变而言被减小；以。

13、及其中，所述缓冲层形成用于有源层中的载流子的约束层。 0006 此结构是非常有利的，因为其使得能够在缓冲层上生长有源层，该缓冲层在说明书CN 102460704 A 2/6页 5 邻近于有源层的情况下是基本上没有应变的。优选地，应变控制缓冲层中的应变小于 0.1%，甚至小于0.05%。这允许有源层的厚度大于5nm。 0007 使用这种方法，可以使得应变控制缓冲层的表面处的应变在符号上与邻近于应变控制有源层的主缓冲层中的应变相反。这能够允许以比Matthews & Blakeslee模型所预测的更大的厚度构造有源层。 0008 通过结合主缓冲层来使用应变控制缓冲层，能够控制由于基底与。

14、缓冲层之间的热膨胀失配而引入的应变。 0009 在一个布置中，有源层包括III-V半导体且缓冲层包括具有较大能带隙的三元III-V材料。在具体描述的这种布置中，III-V半导体是InSb且三元III-V材料包括 Al x In 1-x Sb，其中，在应变控制缓冲层与主缓冲层之间，x改变。在这种情况下，应变控制缓冲层中的x大于主缓冲层中的x。优选地，x在应变控制缓冲层内仍基本上是恒定的（换言之，应变控制缓冲层优选地不在组分上渐变）。 0010 适合于在本发明中使用的其它可能的III-V半导体材料是GaSb、InGaSb和 AIGaSb。 0011 应变控制缓冲层足够薄而使应变不能被冻结到。

15、其中，有利地，此层小于1m厚，在优选实施例中甚至小于0.6m厚。 0012 可以有利地在GaAs或Si基底上生长此类器件。 0013 有利地，该器件还可以包括在有源层之上的上约束层。在上述系统中，其还可以主要是Al x In 1-x Sb的。 0014 在器件中可以存在其它层，并且其可以存在于缓冲层与有源器件之间。可以形成掺杂剂片以提供用于有源层的载流子。其通常将仅仅被窄的隔离层与有源层分离，该窄隔离层可以例如是一薄层的Al x In 1-x Sb。可以在缓冲层与有源层之间或在有源层与上约束层之间形成此类掺杂剂片。 0015 半导体器件可以是用于场效应晶体管的前体结构，所述结构包括如。

16、本文所述的基底和外延生长的缓冲和有源层。可选地，前体结构可以包括临时或永久盖层，适当的覆盖材料对于技术人员来说是众所周知的。半导体器件还可以包括源极、漏极和栅极以形成FET，有源层为该FET提供导电沟道。可以使用上述材料系统这样形成n-FET和p-FET两者。 0016 在另一方面，本发明提供了一种形成半导体器件的方法，包括：在基底上外延地生长主缓冲层；在主缓冲层之上外延地生长应变控制缓冲层；在应变控制缓冲层上外延地生长包括量子阱结构的有源层；以及将半导体器件从用于缓冲层的生长温度冷却至工作温度，由此，相对于邻近于应变控制有源层的主缓冲层中的应变而言减小了邻近于有源层的应变控制缓。

17、冲层的表面处的应变；以及其中，所述缓冲层形成用于有源层中的载流子的约束层。 0017 有利地，所述应变控制缓冲层和主缓冲层包括具有不同组分的相同三元化合物。在一个此类布置中，应变控制缓冲层和主缓冲层包括具有用于x的不同值的Al x In 1-x Sb，并且有源层包括InSb量子阱结构。 0018 在另一方面，本发明提供了一种半导体器件，包括：有源层，其包括量子阱结构；以及缓冲层，其在所述有源层下面；其中，所述有源层由于有源层与缓冲层之间的晶格失配而发生应变，并且其中，邻近于有源层的缓冲层被适配，从而不使有源层中的应变增加超过说明书CN 102460704 A 3/6页 6 由晶。

18、格失配引起的应变。 0019 邻近于有源层的缓冲层可以是基本上无应变的，或者其可以在与由晶格失配引起的有源层中的应变相反的方向发生应变，由此，减少了有源层中的总体应变。 0020 本发明的一个方面中的任何特征可以以任何适当组合的方式应用于本发明的任何其它方面。特别地，器件方面可以应用于方法方面，反之亦然。参考附图，本发明延伸至基本上如本文所述的器件和方法。附图说明 0021 现在将通过参考附图以示例的方式来描述本发明的特定实施例，在附图中：图1举例说明用于Al 0.3 In 0.7 Sb缓冲层的应变随层厚度的变化；图2举例说明用于在GaAs基底上生长的AlInSb缓冲层的应变随Al。

19、分数的变化；图3举例说明用于在3m厚的Al 0.35 In 0.65 Sb缓冲层上生长的InSb量子阱结构的空穴迁移率针对量子阱厚度的变化；图4示出根据本发明的第一实施例的半导体器件；图5示出集成到p-FET中的图4的半导体器件；图6举例说明与图2的缓冲层相比较的图4所示类型的示例性半导体器件中的应变；图7举例说明与图3的缓冲层相比较的图4所示类型的示例性半导体器件中的空穴迁移率；图8举例说明与图2的缓冲层相比较的在Si基底上生长的3m厚Al 0.35 In 0.65 Sb缓冲层中的应变；以及图9示出根据本发明的第二实施例的半导体器件。具体实施方式 0022 为了示出本发。

20、明的实施例的益处，现在将讨论常规缓冲层的性质。 0023 具有量子阱有源层的常规半导体器件包含以下主要元件。有源层包括一层适当的半导体，诸如InSb。此层具有几nm的厚度，并且在适当材料的缓冲层上生长。此缓冲层通常是被选择为具有提供良好约束的能带隙的半导体此性质及其它系统性质的组合实现了有源层中的优良的载流子迁移率。用于InSb有源层的缓冲层的特别适当的选择是 Al x In 1-x Sb，其中，可以改变Al分数（x的值）以根据期望实现不同的性质。类似的Al x In 1-x Sb 通常将被放置在有源层之上作为上约束层。用适当的外延生长技术在Al x In 1-x Sb缓冲层上形成In。

21、Sb层，并且Al x In 1-x Sb层本身是在适当的基底对于此材料系统而言最正常地是 GaAs或Si上外延地生长的。分子束外延（MBE）和金属有机化学汽相沉积（MOCVD）是特别适当的外延生长技术，但是可以使用任何适当的生长技术（其它示例是MOVPE、ALD和 MECVD）。如下文进一步讨论的，缓冲层结构本身可以包含其它层（诸如掺杂剂片）。 0024 在InSb与Al x In 1-x Sb之间存在显著的晶格失配两者都采用闪锌矿晶体结构，但是三元化合物的晶胞较小，导致对于x0.35的值而言约2%的有源层上的压缩应变。这对此系统中的InSb量子阱的优良电气性质有所贡献其导致InSb与A。

22、l x In 1-x Sb之间的价带和导带偏移，这得到非常好的约束及优良的空穴和电子迁移率。然而，此失配限制了能够实现的有源层的厚度，如上所述，将发生错配位错的有源层形成的临界厚度以缓解错配说明书CN 102460704 A 4/6页 7 应变，并且空穴迁移率将因此而大大地降低。使用Matthews和Blakeslee的模型（如上所述），预测此临界厚度对于Al 0.35 In 0.65 Sb上的InSb的有源层而言是7nm。 0025 实际上，本发明发现存在要考虑的另一应变分量。在缓冲层本身中也可能存在应变。虽然GaAs也采用闪锌矿晶体结构，但在GaAs基底与Al x In 1-。

23、x Sb缓冲层之间再次存在显著的晶格失配。图1示出对于x0.3的此类缓冲层中的应变随厚度的实验确定。GaAs与 Al x In 1-x Sb之间的显著晶格失配导致高密度的错配位错和两者之间的界面的加工硬化。加工硬化是晶体生长中的已知现象，并且指的是由相互钉扎引起的位错的固定。此钉扎防止了晶体结构的进一步松弛。此效果引起缓冲层中的应变，缓冲层仅在1.5m及以上的厚度下完全松弛，是临界厚度值的很多倍。 0026 然而，如从图1可以看到的，甚至在2m及以上的厚度下在缓冲层中仍存在应变。此应变不随着厚度而变，并且不是由晶格失配而引起的。此应变是由GaAs和Al x In 1-x Sb的不同。

24、热膨胀导致的。GaAs、InSb和AlSb的热膨胀系数分别是 GaAs 5.410 -6 K -1 、 InSb 5.610 -6 K -1 且 AlSb 4.310 -6 K -1 ，换言之，GaAs和 InSb的热膨胀系数是非常类似的，但是AISb的热膨胀系数明显更小，对于Al x In 1-x Sb而言具有相应的结果。Al x In 1-x Sb在GaAs 上的外延生长通常在约350的温度下发生。当结果得到的结构被冷却至室温时，两个材料之间的热膨胀系数的差导致不随着缓冲层厚度显著地改变的应变分量。 0027 如图2中所示，由热膨胀系数的失配而引起的应变随着缓冲层中的Al的分数而增加。

25、，与AISb的更大热膨胀系数一致。图2示出用于在GaAs基底上生长的3m厚Al x In 1-x Sb 缓冲层的应变随Al分数的变化。图2提出GaAs上的InSb的缓冲层中将存在最小热膨胀应变，如在给定两者之间的热膨胀系数方面的相似性的情况下可以合理地预期的那样。 0028 如图3所示，InSb量子阱结构中的空穴迁移率对于量子阱结构而言在5nm的临界厚度以上下降，而不是如Matthews和Blakeslee模型预测的7nm。本发明人假定临界厚度的减小是由Al x In 1-x Sb缓冲层中的热膨胀应变而引起的。 0029 然而，本发明人还注意到小于1m的Al x In 1-x Sb层由于。

26、上文参考图1所述的加工硬化现象而不能完全松弛。因此，如图4中所示，已经设计了本发明的第一实施例。在本实施例中，缓冲层4包括第一缓冲层41和第二缓冲层42。第二缓冲层42被以适当的外延过程生长到GaAs基底3上，并且第一缓冲层41被以类似方式生长在第二缓冲层42之上。在第一缓冲层41之上生长了InSb量子阱结构2。第一和第二缓冲层两者都是由Al x In 1-x Sb形成的，但是其具有不同的Al分数：对于第一缓冲层而言x0.35，并且对于第二缓冲层而言x0.3。 0030 图5示出在p沟道FET中体现的此基本器件结构。在图4中识别的元件是全部存在的，但是除这些之外，存在被放置在In。

27、Sb量子阱结构2之上的上约束层51。此上层主要也是Al x In 1-x Sb的（适当的组分再次可以是Al 0.35 In 0.65 Sb，如对于第一缓冲层41而言一样），并且通常达到20nm厚其需要足够厚以提供对有源层中的载流子的足够约束，但是足够薄以允许栅极有效地控制沟道中的电流。上约束层51包含多个子层。邻近于InSb量子阱结构2的是隔离层511适当的隔离层将是3nm厚度的Al 0.35 In 0.65 Sb。其将量子阱结构2 与掺杂剂片512分离以提供用于沟道的载流子。对于p沟道而言，适当的掺杂剂片可以使用 Be 掺杂。主上约束层513也是由Al x In 1-x Sb形成的其。

28、在这里也可以采取Al 0.35 In 0.65 Sb 的组分并用于约束有源层中的载流子。p-FET的源极52、漏极53和栅极54是由适当说明书CN 102460704 A 5/6页 8 的金属化过程在上约束层51上提供的。可以在适当的位置上对主上约束层513进行掺杂以提供有源层与源极52和漏极53之间的良好电接触，并且还可以在栅极54的区域中对主上约束层513进行回蚀以允许栅极54对p沟道进行更好的有效控制。 0031 可以有此结构的替换。例如，可以在应变控制缓冲层中而不是在上约束层中形成掺杂剂片这仍将允许应变被冻结在应变控制缓冲层中。虽然这里所述的示例是用于具有p沟道的p-FE。

29、T，但应注意的是可以针对n-FET或具有n沟道的另一此类器件构造本发明的实施例。广泛地，可以将相同的结构用于n-FET，但是将采用不同的掺杂剂（例如，使用Te 掺杂的掺杂剂片将是适当的）。 0032 在以下论文中能够找到InSb应变QWFET的制造和结构的进一步讨论。M. Radosavljevic等人在呈现给2008 IEEE国际电子器件会议（IEDB 2008）的论文 “High-Performance 40nm Gate Length InSb p-Channel Compressively Strained Quantum Well Field Effect Transistors 。

30、for Low-Power (V CC =0.5) Logic Applications”中描述了p-FET的制造和结构。T. Ashley等人在呈现给2005年关于化合物半导体制造的会议（CS Mantech）的论文“InSb-based Quantum Well Transistors for High Speed, Low Power Applications”中描述了n-FET的制造和结构。在这些文献中阐述的关于使用基于InSb系统的应变量子阱有源层的FET的一般原理适合于在本发明的实施例中使用。 0033 用于此器件的典型制造过程将如下。在适当的生长温度（对于Al x In 1。

31、-x Sb而言约 350）下用诸如MBE或MOCVD的适当外延生长技术在基底3上生长第二或主缓冲层42。可以根据在被技术领域中确立的原理来进行生长温度的选择（例如，Al x In 1-x Sb层在具有较高 Al分数的情况下通常将在较高温度下生长，并且将不会在将损害已生长的层的温度下生长层）。修改生长组分，并且用相同的过程在第二缓冲层42之上生长第一或应变控制缓冲层 41。然后在恢复至用于生长第一缓冲层41的条件以便生长上约束层51之前将类似的外延生长过程用于InSb量子阱结构2。然后使用诸如光刻掩膜或电子束光刻的常规光刻过程来在此之上产生金属化，并因此形成源极52、漏极53和栅极54。。

32、 0034 此双层缓冲结构的效果是通过向第一缓冲层中构建相反符号的应变来补偿热膨胀应变。此应变是由于Al 0.35 In 0.65 Sb与Al 0.3 In 0.7 Sb之间的晶格失配而引入的。由于 Al 0.35 In 0.65 Sb层是薄的，所以其不能完全松弛，并且因此应变被“冻结”。缓冲层仍完全有效地包含量子阱结构中的载流子，但是邻近于量子阱结构的那部分缓冲层现在是无应变的。这在图6中用实验示出，其中，与图2中所示的数据相比较地示出了图4的结构的第一缓冲层41中的应变。如在图6中可以看到的，结果得到的应变在0.05%以下，与对于常规 Al 0.35 In 0.65 Sb缓冲层而言。

33、的0.2%的应变相反。该应变还具有相反的符号，如在这种情况下，冻结应变超过补偿热膨胀应变厚度或组分的适当变化能够进一步减少此应变，或者根据期望使该值更加负。 0035 图7示出从邻近于有源层的缓冲层去除应变的观察效果。此图示出了图4的双层缓冲层中的空穴迁移率，其中，与常规缓冲层（如图3所示）相比，第一缓冲层41基本上为无应变的。可以看到有源层的临界厚度增加至更接近于由Matthews和Blakeslee模型预测的极限对于常规缓冲层而言处于6nm的空穴迁移率具有与处于5nm找到的相同的值。对于常规缓冲层而言，在5nm有源层厚度下达到最大空穴迁移率，在此之后，空穴迁移率由说明书C。

34、N 102460704 A 6/6页 9 于由热膨胀应变引起的位错而下降。 0036 此布置是有益的，因为在不损失空穴迁移率的情况下增加有源层厚度提供改善的电气性质。增加有源层厚度增加量子阱的容量且可以增加载流子的迁移率。载流子的数目和迁移率一起影响器件能够处理的电流，并且载流子迁移率与器件速度有关。增加量子阱厚度还可以改善器件可靠性，因为具有较厚量子阱的器件将不太可能在操作期间产生缺陷。 0037 还可获得更多益处。如上所述，不仅可以将第一缓冲层中的应变减少至无应变，而且实际上可以通过用于热膨胀应变的过度补偿（例如，通过使用具有更多冻结应变的较窄第一缓冲层）来更进一步地“减少”以。

35、产生具有相反应变的第一缓冲层。这允许在不损失迁移率的情况下使有源层生长超过临界厚度，因为此符号相反的应变将充分地缓解失配应变以防止位错的形成，直至达到更大的厚度。 0038 在存在较低热膨胀系数基底的情况下，需要向第一缓冲层中冻结较少的应变。图8 示出与图2中所示的数据相比较的在Si基底上生长的3m的Al 0.35 In 0.65 Sb的缓冲层中的应变。Si具有2.610 -6 K -1 的热膨胀系数，导致常规缓冲层中的低得多的应变。这意味着使用图4的缓冲层结构将导致邻近于有源层中的缓冲层中的相反符号的应变，具有如上所述的量子阱厚度增加至Matthews和Blakeslee极限以上的。

36、可能性这在图9中举例说明，图9示出与图4相同的结构，但用Si基底93替换了GaAs基底。可以通过在缓冲层中使用不同的组分层来调整热膨胀相关应变而实现类似的效果。可以累积地使用这些效果，允许有显著地补偿与量子阱的界面处的缓冲层中的应变的可能性，和因此的显著地增加量子阱厚度超过计算的Matthews和Blakeslee极限的可能性。 0039 上述实施例涉及在GaAs或Si基底上生长的AlInSb缓冲层上的InSb的生长，但是可以开发适合于其它半导体系统的其它实施例。相同的原理可以清楚地应用于使用三元缓冲层的任何III-V半导体系统，结构的适当修改将考虑晶格参数、弹性常数和热膨胀系数。。

37、例如，这种方法可以应用于使用-Sn而不是InSb作为半导体的系统（如在本申请人的英国专利申请GB 0906336.3和题为“P-Type Semiconductor Devices”的同一日期的共同待决PCT申请中所讨论的，其被通过引用结合到本文中至法律允许的程度）。这些原理的应用不限于III-V系统这些原理还可以至少应用于V-V和II-VI半导体系统。这里所讨论的原理还可以与其它方法一起使用以通过调整应变来改善器件的电气性质，例如，如在本申请人的英国专利申请GB 0906333.0和题为“Uniaxial Tensile Strain in Semiconductor Devic。

38、es”的同一日期的共同待决PCT申请中所讨论的，其被通过引用结合到本文中至法律允许的程度。说明书CN 102460704 A 1/6页 10 图 1 图 2 说明书附图CN 102460704 A 10 2/6页 11 图 3 图 4 说明书附图CN 102460704 A 11 3/6页 12 图 5 说明书附图CN 102460704 A 12 4/6页 13 图 6 说明书附图CN 102460704 A 13 5/6页 14 图 7 说明书附图CN 102460704 A 14 6/6页 15 图 8 图 9 说明书附图CN 102460704 A 15 。

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