制造碳化硅衬底的方法和碳化硅衬底 技术领域 本发明涉及用于制造碳化硅衬底的方法和碳化硅衬底， 更具体地讲， 涉及均实现 了降低使用碳化硅衬底制造半导体器件的成本的制造碳化硅衬底的方法和碳化硅衬底。
背景技术 近年来， 为了实现高击穿电压、 低损耗并且在高温度环境下使用半导体器件， 已经 开始采用碳化硅 (SiC) 作为用于半导体器件的材料。碳化硅是一种带隙比硅的带隙大的宽 带隙半导体， 其传统上广泛用作半导体器件的材料。 因此， 通过采用碳化硅作为半导体器件 的材料， 半导体器件可以具有高击穿电压、 减小的导通电阻等。 另外， 因此有利地， 与采用硅 作为其材料的半导体器件的特性相比， 采用碳化硅作为其材料的半导体器件即使在高温环 境下特性劣化也较小。
在这类情形下， 已对制造碳化硅晶体的方法和用于制造半导体器件的碳化硅衬底 进行了各种研究， 并且已提出了各种构思 ( 例如， 参见 M.Nakabayashi 等人的 “Growth of
Crack-free 100mm-diameter 4H-SiC Crystals with Low Micropipe Densities” ， Mater. Sci.Forum， vols.600-603， 2009， p.3-6( 非专利文献 1))。
引用列表
非专利文献
NPL 1 ： M.Nakabayashi 等人的 “Growth of Crack-free 100mm-diameter 4H-SiC Crystals with Low Micropipe Densities” ， Mater.Sci.Forum， vols.600-603， 2009， p.3-6 发明内容
技术问题
然而， 碳化硅在大气压力下不具有液相。另外， 其晶体生长温度为 2000℃或更高， 这是非常高的温度。这使得难以控制和稳定生长条件。因此， 碳化硅单晶难以在保持其质 量高的同时具有大的直径。因此， 不容易得到具有大直径的高质量碳化硅衬底。在制造这 种具有大直径的碳化硅衬底的过程中存在困难， 导致不仅使碳化硅衬底的制造成本提高， 而且使用碳化硅衬底的一批产生的半导体器件较少。 因此， 半导体器件的制造成本增加， 这 是不利的。考虑到的是通过有效利用制造成本高的碳化硅单晶作为衬底， 可以降低半导体 器件的制造成本。
据此， 本发明的目标在于提供均实现了降低使用碳化硅衬底制造半导体器件的成 本的制造碳化硅衬底的方法和碳化硅衬底。
问题的解决方法
本发明中的一种制造碳化硅衬底的方法包括以下步骤 ： 准备由碳化硅制成的基底 衬底和由单晶碳化硅制成的 SiC 衬底 ； 形成 Si 膜， 所述 Si 膜由硅制成并且在所述基底衬底 的主表面上并与所述主表面接触 ； 通过将所述 SiC 衬底放置在所述 Si 膜上并且使所述 SiC 衬底与所述 Si 膜接触来制造堆叠衬底 ； 以及通过加热所述堆叠衬底以至少使所述 Si 膜中的与所述基底衬底接触的区域和与所述 SiC 衬底接触的区域转换成碳化硅， 来将所述基底 衬底和所述 SiC 衬底彼此连接。
如上所述， 高质量的碳化硅单晶难以具有大直径。 同时， 为了在使用碳化硅衬底制 造半导体器件的过程中进行有效率的制造， 需要提供有预定均匀形状和尺寸的衬底。 因此， 即使当得到高质量的碳化硅单晶 ( 例如， 具有小缺陷密度的碳化硅单晶 ) 时， 也不能有效使 用不能通过切割等被加工成这种预定形状等的区域。
为了解决这个问题， 在本发明的制造半导体衬底的方法中， 将 SiC 衬底连接到基 底衬底上， 其中， 所述 SiC 衬底由与基底衬底的单晶氮化硅不同的单晶碳化硅制成。因此， 例如， 可以按以下方式制造碳化硅衬底。 也就是说， 由具有大缺陷密度的低质量碳化硅晶体 形成的基底衬底被加工成具有预定形状和尺寸。在这种基底衬底上， 没有成形为预定形状 等的高质量碳化硅单晶被用作 SiC 衬底。然后， 将它们彼此连接。通过这种工艺制造的碳 化硅衬底具有预定均匀形状和尺寸， 由此实现了有效率制造半导体器件。 另外， 通过这种工 艺制造的碳化硅衬底利用由高质量碳化硅单晶形成并且由于其传统上不能被加工成所需 形状等而没有被使用的 SiC 衬底。使用这种碳化硅衬底， 可以制造半导体器件， 由此有效使 用碳化硅单晶。此外， 在本发明中的制造碳化硅衬底的方法中， Si 膜的至少一些部分被转 换成碳化硅， 由此得到允许基底衬底和 SiC 衬底彼此牢固连接的中间层。因此， 碳化硅衬底 可以被作为一个独立式衬底来操纵。 如此， 根据本发明中的制造碳化硅衬底的方法， 可以制 造出允许降低使用碳化硅衬底制造半导体器件的成本的碳化硅衬底。
优选地， 所述制造碳化硅衬底的方法还包括如下步骤 ： 对于所述基底衬底和所述 SiC 衬底的、 将在制造所述堆叠衬底的步骤中被设置为在所述 Si 膜被插入其间情况下彼此 面对面的主表面中的至少一个进行平滑化， 在制造所述堆叠衬底的步骤之前执行所述平滑 化的步骤。
因此， 预先平滑化将要用作连接表面的表面， 由此使得基底衬底和 SiC 衬底更牢 固地彼此连接。为了进一步实现基底衬底和 SiC 衬底之间的牢固连接， 优选地平滑化基底 衬底的主表面和 SiC 衬底的主表面这两者， 在制造堆叠衬底的步骤中， 基底衬底的主表面 和 SiC 衬底的主表面被设置成彼此面对面且 Si 膜插入其间。
优选地， 在所述制造碳化硅衬底的方法中， 在形成所述 Si 膜的步骤中形成的所述 Si 膜具有的厚度不小于 10nm 且不大于 1μm。
如果基底衬底上形成的 Si 膜的厚度小于 10nm 并且基底衬底的表面和 SiC 衬底的 表面中每个的表面平滑度不足够高， 则将在基底衬底和 SiC 衬底之间形成的 Si 膜变得不连 续， 这会导致不能实现基底衬底和 SiC 衬底之间的牢固连接。相比之下， 如果 Si 膜的厚度 大于 1μm， 则在将要制造的碳化硅衬底的厚度中的中间层 ( 通过将 Si 膜的至少一些部分 转换成碳化硅而得到的层 ) 的厚度变大。这会导致尤其在制造其中电流在碳化硅衬底 1 的 厚度方向上流动的垂直型器件时特性降低。因此， 所形成的 Si 膜具有的厚度优选地不小于 10nm 且不大于 1μm。
优选地， 在用于制造碳化硅衬底的方法中， 在将所述基底衬底和所述 SiC 衬底彼 此连接的步骤中， 在包括含有碳的气体气氛中加热所述堆叠衬底。
因此， 提供到 Si 膜的碳不仅来自基底衬底和 SiC 衬底而且来自气氛， 由此实现了 Si 膜中的硅有效率转换成碳化硅。优选地， 在制造碳化硅衬底的方法中， 在制造所述堆叠衬底的步骤中， 当从平面视 角观察时， 多个所述 SiC 衬底并排布置。
如上所述， 高质量碳化硅单晶难以具有大直径。为了解决这个问题， 当从平面视 角观察时， 都由高质量碳化硅单晶得到的多个 SiC 衬底在具有大直径的基底衬底上并排布 置， 由此得到能够被作为具有高质量 SiC 层和大直径的衬底来操纵的碳化硅衬底。通过使 用这种碳化硅衬底， 可以提高半导体器件制造工艺的效率。 应该注意， 为了进一步提高半导 体器件制造工艺的效率， 优选地， 多个 SiC 衬底中的相邻 SiC 衬底被布置成相互接触。更具 体来讲， 例如， 多个 SiC 衬底优选地以矩阵形式被布置成相互接触。
在用于制造碳化硅衬底的方法中， 在所述堆叠衬底中， 所述 SiC 衬底的与所述基 底衬底相反的主表面相对于 {0001} 面的偏离角不小于 50°且不大于 65°。
通过在 <0001> 方向上生长六方晶系的单晶碳化硅， 可以有效率地制造高质量单 晶。从在 <0001> 方向上生长的这种碳化硅单晶， 可以有效率地得到具有与 {0001} 面相对 应的主表面的碳化硅衬底。同时， 通过使用具有其主表面相对于 {0001} 的面取向的偏离角 不小于 50°且不大于 65°的碳化硅衬底， 可以制造具有高性能的半导体器件。
具体来讲， 例如， 通常， 用于制造 MOSFET 的碳化硅衬底具有其相对于 {0001} 的面 取向的偏离角大致为 8°的主表面。 在这个主表面上形成外延生长层， 并且在这个外延生长 层上形成氧化物膜、 电极等， 由此得到 MOSFET。 在这个 MOSFET 中， 在包括外延生长层和氧化 物膜之间的界面的区域中， 形成沟道区。然而， 在具有这种结构的 MOSFET 中， 由于衬底主表 面相对于 {0001} 面的偏离角大致为 8°， 导致在外延生长层和氧化物膜之间的界面， 即其 中形成沟道区的位置周围形成多种界面态。这样阻碍了载流子的行进， 从而使沟道迁移率 降低。 为了解决这个问题， 在堆叠衬底中， 通过将 SiC 衬底与基底衬底相反的主表面设 定成具有相对于 {0001} 面不小于 50°且不大于 65°的偏离角， 将制造出的碳化硅衬底将 具有其相对于 {0001} 面的偏离角不小于 50°且不大于 65°的主表面。这减少了界面态的 形成。因此， 可以制造导通电阻减小的 MOSFET。
在用于制造碳化硅衬底的方法中， 在堆叠衬底中， SiC 衬底的与基底衬底相反的主 表面具有相对于 <1-100> 方向所形成的角度不大于 5°的偏离取向。
<1-100> 方向是碳化硅衬底中具有代表性的偏离取向。由衬底制造工艺中的切片 工艺的变化所导致的偏离取向变化适于不大于 5°， 这使得外延生长层能够容易地形成在 碳化硅衬底上。
在用于制造碳化硅衬底的上述方法中， 在堆叠衬底中， SiC 衬底的与基底衬底相反 的主表面可以具有在 <1-100> 方向上相对于 {03-38} 面不小于 -3°且不大于 5°的偏离 角。
因此， 在其中使用碳化硅衬底制造 MOSFET 的情况下， 可以进一步提高沟道迁移 率。在此， 将相对于 {03-38} 的面取向的偏离角设定为不小于 -3°且不大于 +5°是基于如 下事实 ： 作为检测沟道迁移率和偏离角之间的关系的结果， 在这个设定范围内得到特别高 的沟道迁移率。
另外， “在 <1-100> 方向相对于 {03-38} 面的偏离角” 是指上述主表面的法线到由 <1-100> 方向和 <0001> 方向限定的平坦面上的正交投影与 {03-38} 面的法线所形成的角
度。正值的符号对应于其中正交投影接近平行于 <1-100> 方向的情况， 而负值的符号对应 于其中正交投影接近平行于 <0001> 方向的情况。
应该注意， 主表面优选地具有大致 {03-38} 的面取向， 并且主表面更优选地具有 {03-38} 的面取向。在此， 表述 “主表面具有大致 {03-38} 的面取向” 旨在涵盖如下情况 ： 在 结合考虑衬底的加工精度的情况下， 衬底的主表面的面取向被包括在偏离角的范围内， 使 得面取向可以基本上被视为 {03-38}。在这种情况下， 偏离角的范围例如是相对于 {03-38} 为 ±2°的偏离角范围。因此， 上述沟道迁移率可以进一步提高。
在所述制造碳化硅衬底的方法中， 在堆叠衬底中， SiC 衬底的与基底衬底相反的主 表面具有相对于 <11-20> 方向所形成的角度不大于 5°的偏离取向。
如同 <1-100> 方向一样， <11-20> 方向是碳化硅衬底中具有代表性的偏离取向。 由 于衬底制造工艺中的切片工艺的变化导致的偏离取向的变化适于为 ±5°， 这使外延生长 层能够容易地形成在 SiC 衬底上。
在用于制造碳化硅衬底的方法中， 基底衬底可以由单晶碳化硅制成， 并且在制造 所述堆叠衬底的步骤中， 可以制造堆叠衬底以使得基底衬底和 SiC 衬底的被设置成在中间 夹着 Si 膜的情况下彼此面对面的主表面具有相同的面取向。 根据单晶碳化硅的晶面， 单晶碳化硅的热膨胀系数是各向异性的。 因此， 当与彼此 热膨胀系数大大不同的晶面相对应的表面彼此连接时， 由热膨胀系数差异导致的应力施加 到基底衬底和 SiC 衬底之间。这种应力会在制造碳化硅衬底中或者在使用碳化硅衬底制造 半导体器件的过程中引起碳化硅衬底应变或产生裂缝。为了解决这个问题， 将构成上述连 接表面的碳化硅单晶适于具有相同的面取向， 由此使应力减小。应该注意， 其中 “基底衬底 的主表面和 SiC 衬底的主表面具有相同的面取向” 的陈述不需要对应于其中主表面的面取 向严格一致的状态， 并且可以对应于其中主表面的面取向基本上相同的状态。 更具体来讲， 当构成基底衬底的主表面的晶面相对于构成 SiC 衬底的主表面的晶面形成不大于 1°的角 度时， 可以说基底衬底的主表面和 SiC 衬底的主表面具有基本上相同的面取向。
在用于制造碳化硅衬底的方法中， 在堆叠衬底中， SiC 衬底的与基底衬底相反的主 表面相对于 {0001} 面具有的偏离角不小于 1°且不大于 60°。
通过如上所述在 <0001> 方向上生长六方晶系的碳化硅单晶， 可以有效率地制造 高质量的单晶。由这种在 <0001> 方向生长的碳化硅单晶， 可以相对有效地得到 SiC 衬底， 只要表面相对于 {0001} 面不具有大偏离角， 具体来讲， 具有 60°或更小的偏离角。 同时， 当 偏离角为 1°或更大时， 可以在这种 SiC 衬底上形成高质量的外延生长层。
在用于制造碳化硅衬底的方法中， 在将所述基底衬底和所述 SiC 衬底彼此连接的 步骤之前， 不对所述基底衬底和所述 SiC 衬底的主表面进行抛光的情况下， 来执行使所述 基底衬底和所述 SiC 衬底彼此连接的步骤， 所述基底衬底和所述 SiC 衬底的主表面将在使 所述基底衬底和所述 SiC 衬底彼此连接的步骤中被设置成彼此面对面。
因此， 可以降低碳化硅衬底的制造成本。在此， 如上所述， 可以不对在将基底衬底 和 SiC 衬底彼此连接的步骤中将被设置成彼此面对面的基底衬底的主表面和 SiC 衬底的主 表面进行抛光。 然而， 为了去除在制造衬底时位于通过切片而形成的表面附近的受损层， 优 选地在执行使用例如蚀刻去除受损层的步骤之后执行将基底衬底和 SiC 衬底彼此连接的 步骤。
用于制造碳化硅衬底的方法还可以包括抛光 SiC 衬底的主表面的步骤， 所述主表 面对应于 SiC 衬底的将与基底衬底相反的主表面。
这使得在 SiC 衬底的与基底衬底相反的主表面上形成高质量的外延生长层。结 果， 可以制造出包括例如作为有源层的高质量外延生长层的半导体器件。 即， 通过采用这种 步骤， 可以得到碳化硅衬底， 该碳化硅衬底允许制造包括 SiC 衬底上形成的外延生长层的 高质量半导体器件。在此， 可以通过之前对 SiC 衬底的将与基底衬底相反的主表面进行抛 光， 在将基底衬底和 SiC 衬底彼此连接之后或者在将基底衬底和 SiC 衬底彼此连接之前， 对 SiC 衬底的主表面进行抛光。
根据本发明的一种碳化硅衬底包括 ： 基底层， 其由碳化硅制成 ； 中间层， 其形成在 所述基底层上并且与所述基底层接触 ； 以及 SiC 层， 其由单晶碳化硅制成并且设置在所述 中间层上并且与所述中间层接触。 所述中间层在至少其与所述基底层相邻的区域和其与所 述 SiC 层相邻的区域中包含碳化硅， 并且将所述基底层和所述 SiC 层彼此连接。在与所述 基底层相邻的区域以及与所述 SiC 层相邻的区域中的碳化硅可以是非晶的。
在本发明的碳化硅衬底中， SiC 层连接到基底层上， 所述 SiC 层由与基底层的单晶 碳化硅不同的单晶碳化硅制成。 因此。 例如， 具有大缺陷密度的低质量碳化硅晶体被加工成 适于制造半导体器件的预定形状和尺寸， 以用作基底层， 而具有适于制造半导体器件的形 状等的高质量碳化硅单晶被设置在基底层上作为 SiC 层。这种碳化硅衬底具有预定形状和 尺寸， 因此实现了有效率制造半导体器件。 另外， 能够使用采用了难以被加工成适于制造半 导体器件的形状等的高质量 SiC 层以由此有效利用了碳化硅单晶的这种碳化硅衬底来制 造半导体器件。另外， 在本发明的碳化硅衬底中， 基底层和 SiC 层通过中间层彼此连接并形 成为一体， 所述中间层在其与基体层相邻的区域和其与 SiC 层相邻的区域处包含碳化硅。 因此， 碳化硅衬底可以被作为一个独立式衬底来操纵。如此， 根据本发明的碳化硅衬底， 可 以提供允许降低使用碳化硅衬底制造半导体器件的成本的碳化硅衬底。
在碳化硅衬底中， 优选地， 当从平面视角看时， 多个所述 SiC 层并排布置。
因此， 当从平面视角观察时， 均由高质量碳化硅单晶得到的多个 SiC 层在具有大 直径的基底层上并排布置， 由此得到可以被作为具有高质量 SiC 层和大直径的衬底来操纵 的碳化硅衬底。通过使用这种碳化硅衬底， 可以提高半导体器件制造工艺的效率。应该注 意， 为了提高半导体器件制造工艺的效率， 优选地， 多个 SiC 层中的相邻 SiC 层被布置成相 互接触。更具体来讲， 例如， 多个 SiC 层优选地以矩阵形式被布置成相互接触。
在碳化硅衬底中， 所述基底层可以由单晶碳化硅制成。 在这种情况下， 所述基底层 的微管优选地没有传播到所述 SiC 层。
可以采用具有诸如微管的相对多个缺陷的单晶碳化硅作为基底层。 在采用单晶碳 化硅中， 防止基底层中形成的微管传播到 SiC 层， 由此使得高质量外延生长层能够形成在 SiC 层上。可以通过将单独生长的 SiC 层连接到基底层上而不是直接在基底层上生长 SiC 层来制造本发明的碳化硅衬底。因此， 可以容易地防止基底层中形成的微管传播到 SiC 层。
在碳化硅衬底中， 所述 SiC 层的与所述基底层相反的主表面相对于 {0001} 面具有 的偏离角不小于 50°且不大于 65°。
如此， 在本发明的所述碳化硅衬底中， SiC 层的与基底层相反的主表面适于具有相 对于 {0001} 面具有不小于 50°且不大于 65°的偏离角， 由此减少了例如在使用碳化硅衬底形成 MOSFET 时外延生长层和氧化物膜之间的界面， 即其中形成沟道区的位置处周围的 界面态形成。因此， 可以制造具有减小的导通电阻的 MOSFET。
在碳化硅衬底中， SiC 层的与基底层相反的主表面可以具有相对于 <1-100> 方向 形成的角度不大于 5°的偏离取向。
<1-100> 方向是碳化硅衬底中具有代表性的偏离取向。由于制造衬底工艺中的切 片工艺变化导致的偏离取向的变化适于为 5°或更小， 这使外延生长层能够容易地形成在 碳化硅衬底上。
在碳化硅衬底中， SiC 层的与基底层相反的主表面在 <1-100> 方向上相对于 {03-38} 面具有的偏离角不小于 -3°且不大于 5°。
因此， 在其中使用碳化硅衬底制造 MOSFET 的情况下， 沟道迁移率可以进一步提 高。在此， “在 <1-100> 方向相对于 {03-38} 面的偏离角”是指上述主表面的法线到由 <1-100> 方向和 <0001> 方向限定的平面上的正交投影与 {03-38} 面的法线所形成的角度。 正值的符号对应于其中正交投影接近平行于 <1-100> 方向的情况， 而负值的符号对应于其 中正交投影接近平行于 <0001> 方向的情况。
另外， 主表面优选地具有大致 {03-38} 的面取向， 并且主表面更优选地具有大致 {03-38} 的面取向。在此， 表述 “主表面具有大致 {03-38} 的面取向” 旨在涵盖如下情况 ： 在 结合考虑衬底的加工精度的情况下， 衬底的主表面的面取向被包括在偏离角的范围中， 使 得面取向能够基本上被视为 {03-38}。在这种情况下， 偏离角的范围例如是相对于 {03-38} 为 ±2°的偏离角范围。因此， 上述沟道迁移率可以进一步提高。
在碳化硅衬底中， SiC 层的与基底层相反的主表面可以具有相对于 <11-20> 方向 形成的角度不大于 5°的偏离取向。
如同 <1-100> 方向一样， <11-20> 方向是碳化硅衬底中具有代表性的偏离取向。 由 制造衬底工艺中的切片工艺变化导致的偏离取向的变化适于为 ±5°， 这使外延生长层能 够容易地形成在碳化硅衬底 1 上。
在碳化硅衬底中， 所述基底层可以由单晶碳化硅制成。 在这种情况下， 被设置成彼 此面对面且所述中间层插入其间的所述基底层的主表面和所述 SiC 层的主表面优选地具 有相同的面取向。
这抑制了由取决于晶面的热膨胀系数的各向异性导致的应力施加在基底层和 SiC 层之间。应该注意， 其中 “基底层的主表面和 SiC 层的主表面具有相同的面取向” 的陈述不 需要对应于其中主表面的面取向严格相同的状态， 并且可以对应于其中它们基本上相同的 状态。更具体来讲， 只要构成基底层的主表面的晶面相对于构成 SiC 层的主表面的晶面形 成 1°或更小的角度， 就可以说基底层的主表面和 SiC 层的主表面具有基本上相同的面取 向。
在碳化硅衬底中， SiC 层的与基底层相反的主表面可以具有相对于 {0001} 面不小 于 1°且不大于 6°的偏离角。
如上所述， 由在 <0001> 方向上生长的碳化硅单晶， 可以相对有效地得到相对于 {0001} 面具有大偏离角， 具体来讲， 具有偏离角为 60°或更小的单晶碳化硅， 并且可以采 用该单晶碳化硅作为 SiC 层。 同时， 在偏离角为 1°或更大的情况下， 可以容易地在这种 SiC 衬底上形成高质量的外延生长层。在碳化硅衬底中， 可以对 SiC 层的与基底层相反的主表面进行抛光。这使在 SiC 层的与基底层相反的主表面上形成高质量外延生长层。结果， 可以制造包括例如作为有源 层的高质量外延生长层的半导体器件。即， 通过采用这种结构， 可以得到允许制造包括 SiC 层上形成的外延生长层的高质量半导体器件的碳化硅衬底。
本发明的有益效果
根据以上描述清楚的是， 本发明中的用于制造碳化硅衬底的方法和碳化硅衬底提 供均实现了降低使用碳化硅衬底制造半导体器件的成本的用于制造碳化硅衬底的方法和 碳化硅衬底。 附图说明
图 1 是示出碳化硅衬底的结构的示意性横截面图。 图 2 是示出其上形成有外延层的碳化硅衬底的结构的示意性横截面图。 图 3 是示意性示出碳化硅衬底的制造方法的流程图。 图 4 是示出碳化硅衬底的制造方法的示意性横截面图。 图 5 是示出碳化硅衬底的另一结构的示意性横截面图。 图 6 是示出碳化硅衬底的另一结构的示意性平面图。 图 7 是示出碳化硅衬底的又一结构的示意性横截面图。 图 8 是示出垂直型 MOSFET 的结构的示意性横截面图。 图 9 是示意性示出垂直型 MOSFET 的制造方法的流程图。 图 10 是示出垂直型 MOSFET 的制造方法的示意性横截面图。 图 11 是示出垂直型 MOSFET 的制造方法的示意性横截面图。 图 12 是示出垂直型 MOSFET 的制造方法的示意性横截面图。 图 13 是示出垂直型 MOSFET 的制造方法的示意性横截面图。具体实施方式
以下参照附图来描述本发明的实施例。 应该注意， 在以下提及的附图中， 为相同或 相应的部分赋予相同的附图标记并且对其不再重复描述。
( 第一实施例 )
参照图 1， 本实施例中的碳化硅衬底 1 包括 ： 基底层 10， 其由碳化硅制成 ； 中间层 40， 其形成在基底层 10 上并与之接触 ； 以及 SiC 层 20， 其由单晶碳化硅制成并且位于中间 层 40 上并与之接触。中间层 40 在至少其与基底层 10 相邻的区域中和其与 SiC 层 20 相邻 的区域处包含碳化硅， 并且将基底层 10 和 SiC 层 20 彼此连接。在与基底层 10 相邻的区域 和与 SiC 层 20 相邻的区域中的每个中的碳化硅可以是非晶的。
然后， 当如图 2 中所示的、 在 SiC 层 20 的与基底层 10 相反的主表面 20A 上形成由 单晶碳化硅制成的外延生长层 60 时， 基底层 10 中能够产生的层错没有传播到外延生长层 60。因此， 可以容易地使外延生长层 60 中的层错密度小于基底层 10 中的层错密度。
在本实施例中的碳化硅衬底 1 中， SiC 层 20 连接到基底层 10 上， 所述 SiC 层 20 由 与基础层 10 的单晶碳化硅不同的单晶碳化硅制成。因此， 例如， 具有大缺陷密度的低质量 碳化硅晶体被加工成具有适于半导体器件制造工艺的形状和尺寸， 然后被用作基底层 10。另一方面， 可以在基底层 10 上设置具有的形状不适于半导体器件制造工艺的高质量碳化 硅单晶作为 SiC 层 20。这个碳化硅衬底 1 被均匀地成形并且适当地尺寸化， 由此实现了有 效率制造半导体器件。另外， 因为可以使用难以被加工成适于制造工艺的形状的高质量碳 化硅单晶作为用于制造半导体器件的碳化硅衬底 1 中的 SiC 层 20， 由此有效利用碳化硅单 晶。另外， 在碳化硅衬底 1 中， 基底层 10 和 SiC 层 20 通过中间层 40 彼此连接而形成一体， 所述中间层 40 在其与基底层 10 相邻的区域和其与 SiC 层 20 相邻的区域处包含碳化硅。 因 此， 可以将碳化硅衬底 1 作为一个独立式衬底来操纵。如此， 上述的碳化硅衬底 1 允许降低 制造半导体器件的成本。因此中间层 40 由此在至少其与基底层 10 相邻的区域和其与 SiC 层 20 相邻的区域中包括碳化硅， 所以基底层 10 和 SiC 层 20 彼此更牢固地连接。
在此， 基底层 10 可以采用来自各种结构中的结构， 只要其由碳化硅制成即可。例 如， 基底层 10 可以是例如多晶碳化硅或碳化硅的烧结体。可替选地， 基底层 10 可以由单晶 碳化硅制成。在这种情况下， 优选地， 基底层 10 中没有微管传播到 SiC 层 20。另外， 在其中 采用碳化硅衬底 1 以制造其中电流在碳化硅衬底 1 的厚度方向上流动的半导体器件的情况 下， 基底层 10 优选地具有小电阻率。具体来讲， 基底层 10 具有的电阻率优选地为 50mΩcm 或更小， 更优选地为 10mΩcm 或更小。 在其中采用包含诸如微管的相对多个缺陷的单晶碳化硅作为基底层 10 的情况 下， 通过防止基底层 10 中形成的微管传播到 SiC 层 20， 可以在 SiC 层 20 上形成高质量外延 生长层。通过将没有在基底层 10 上生长并且与其分开生长的 SiC 层 20 连接到基底层 10 上， 可以制造本实施例中的碳化硅衬底 1。因此， 容易防止基底层 10 中形成的微管传播到 SiC 层 20。
另外， 在其中基底层 10 由单晶碳化硅制成的情况下， 优选地， 基底层 10 的面对 SiC 层 20 使中间层 80 插入其间的主表面具有与 SiC 层 20 的主表面的面取向相同的面取向。 这 抑制了由于热膨胀系数的各向异性导致应力施加在基底层 10 和 SiC 层 20 之间。
另外， 在上述的碳化硅衬底 1 中， SiC 衬底 20 的与基底层 10 相反的主表面 20A 相 对于 {0001} 面具有的偏离角可以不小于 50°且不大于 65°。因此， 当使用碳化硅衬底 1 制造 MOSFET 时， 在外延生长层和其氧化物膜之间的界面， 即其中形成沟道区域的位置周围 形成的界面态减少。以此方式， 制造的 MOSFET 具有减小的导通电阻。
另外， 在碳化硅衬底 1 中， 主表面 20A 的偏离取向可以相对于 <1-100> 方向形成 5°或更小的角度。 <1-100> 方向是碳化硅衬底中具有代表性的偏离取向。 由制造衬底工艺 中的切片工艺变化导致的偏离取向的变化适于为 5°或更小， 这使外延生长层能够容易地 形成在碳化硅衬底 1 上。
另外， 在碳化硅衬底 1 中， 主表面 20A 在 <1-100> 方向相对于 {03-38} 面具有的偏 离角可以不小于 -3°且不大于 5°。 因此， 在其中使用碳化硅衬底 1 制造 MOSFET 的情况下， 可以进一步提高沟道迁移率。
同时， 在碳化硅衬底 1 中， 主表面 20A 的偏离取向可以相对于 <11-20> 方向形成 5°或更小的角度。如同 <1-100> 方向一样， <11-20> 方向是碳化硅衬底中具有代表性的偏 离取向。 由制造衬底制造工艺中的切片工艺变化导致的偏离取向的变化适于为 ±5°， 这使 外延生长层能够容易地形成在碳化硅衬底 1 上。
另外， 在碳化硅衬底 1 中， 主表面 20A 可以相对于 {0001} 面具有的偏离角不小于
1°且不大于 60°。这能够有效地得到可用作 SiC 层 20 的碳化硅单晶， 并且有助于在 SiC 层 20 上形成高质量外延生长层。
另外， 为了便于作为独立式衬底操纵， 碳化硅衬底 1 具有的厚度优选地为 300μm 或更大。另外， 当采用碳化硅衬底 1 来制造功率器件时， SiC 层 20 优选地具有 4H 的多型体。
另外， 在碳化硅衬底 1 中， 优选地对 SiC 层 20 的与基底层 10 相反的主表面 20A 进 行抛光。这允许在主表面 20A 上形成高质量外延生长层。结果， 例如， 能够制造包括高质量 外延生长层作为有源层的半导体器件。即， 通过采用这种结构， 能够获得允许制造包括在 SiC 层 20 上形成的外延生长层的高质量半导体器件的碳化硅衬底 1。
以下描述上述的碳化硅衬底 1 的示例性制造方法。 参照图 3， 在本实施例中的用于 制造碳化硅衬底的方法中， 首选， 执行作为步骤 (S10) 的衬底准备步骤。在这个步骤 (S10) 中， 参照图 4， 准备由碳化硅形成的基底衬底 10 和由单晶碳化硅形成的 SiC 衬底 20。SiC 衬底 20 具有主表面， 该主表面将成为通过这种制造方法将得到的 SiC 衬底 20 的主表面 20A( 参见图 1)。因此， 在这种情形下， 根据期望的主表面 20A 的面取向来选择 SiC 衬底 20 的主表面的面取向。在此， 例如， 准备具有与 {03-38} 面相对应的主表面的 SiC 衬底 20。
同时， 采用具有的杂质密度高于 SiC 衬底 20 的杂质密度的衬底， 诸如具有的杂质 19 -3 密度高于 2×10 cm 的衬底， 作为基底衬底 10。在此， 术语 “杂质” 是指被引入到在半导体 衬底， 即基底衬底 10 和 SiC 衬底 20 中产生多数载流子的杂质。其可用的实例是氮。另外， 为了实现使用碳化硅衬底 1 来有效制造半导体器件， 基底衬底 10 具有的直径优选地为 2 英 寸或更大， 更优选地为 6 英寸或更大。另外， 为了防止在使用碳化硅衬底 1 制造半导体器件 的过程中、 在基底衬底 10 和 SiC 衬底 20 之间产生裂缝， 优选地使其间的热膨胀系数差减 小。另外， 为了减小基底衬底 10 和 SiC 衬底 20 之间的、 在诸如热膨胀系数的物理特性方面 的差异， 基底衬底 10 和 SiC 衬底 20 优选地具有相同的晶体结构 ( 相同的多型体 )。
接着， 执行作为步骤 (S20) 的衬底平滑化步骤。 在这个步骤 (S20) 中， 例如， 通过抛 光来平滑化基底衬底 10 和 SiC 衬底 20 的各个主表面 ( 连接表面 )， 在随后的步骤 (S40) 中， 其各个主表面将被设置成彼此面对面并且其间插入 Si 膜。应该注意， 虽然这个步骤 (S20) 不是必要的步骤， 但是通过执行这个步骤， 在下述的步骤 (S30) 中将均匀地形成 Si 膜， 以使 基底衬底 10 和 SiC 衬底 20 在步骤 (S50) 中能够更牢固地彼此连接。另外， 基底衬底 10 和 SiC 衬底 20 中的每个的厚度 ( 厚度的最大值和最小值之间的差 ) 优选地尽可能多地减小， 具体来讲， 优选地减小 10μm 或更小。
同时， 可以省略步骤 (S20)， 即可以在不对将彼此面对面的基底衬底 10 和 SiC 衬 底 20 的主表面进行抛光的情况下执行步骤 (S30)。这降低了碳化硅衬底 1 的制造成本。另 外， 为了在制造了基底衬底 10 和 SiC 衬底 20 之后去除位于通过切片而形成的表面中的受 损层， 可以通过例如进行蚀刻来替代步骤 (S20) 或者在步骤 (S20) 之后进行蚀刻来执行去 除受损层的步骤， 然后可以执行下述的步骤 (S30)。
接着， 执行作为步骤 (S30) 的 Si 膜形成步骤。在这个步骤 (S30) 中， 参照图 4， 在 基底衬底 10 的主表面上形成由 Si 制成的 Si 膜 30。可以使用诸如溅射法、 沉积法、 液相外 延或气相外延的方法来形成 Si 膜 30。另外， 在形成 Si 膜 30 中， 可以掺杂氮、 磷、 铝、 硼等作 为杂质。另外， Si 膜 30 可以适于包含钛， 以改进碳在 Si 膜 30 中的固溶度， 以有助于碳在 下述步骤 (S50) 中转换成碳化硅。接着， 执行作为步骤 (S40) 的堆叠步骤。在这个步骤 (S40) 中， 参照图 4， 将 SiC 衬 底 20 放置在 Si 膜 30 上并使其与之接触， 所述 Si 膜 30 形成在基底衬底 10 的主表面上并 与之接触， 由此制造出堆叠衬底。
接着， 执行作为步骤 (S50) 的连接步骤。 在这个步骤 (S50) 中， 通过加热堆叠衬底， 使基底衬底 10 和 SiC 衬底 20 彼此连接。更具体来讲， 例如， 将堆叠衬底加热不少于 1 小时 且不大于 30 小时， 以落入 1300℃至 1800℃的温度范围内。以此方式， 碳从基底衬底 10 和 SiC 衬底 20 提供到 Si 膜 30， 由此 Si 膜 30 的至少一些部分转换成碳化硅。通过在包含碳 原子的气体下执行加热， 例如， 在包含诸如丙烷、 乙烷或乙烯的烃气体的气氛下执行加热， 碳从气氛中供应到 Si 膜 30， 以便于构成 Si 膜 30 的硅转换成碳化硅。通过以此方式加热 堆叠衬底， 至少 Si 膜 30 中与基底衬底 10 接触的区域和与 SiC 衬底 20 接触的区域被转换 成碳化硅， 由此使基底衬底 10 和 SiC 衬底 20 彼此连接。结果， 获得图 1 所示的碳化硅衬底 1。另外， 在步骤 (S50) 中进行加热时的气氛可以是惰性气体气氛。在其中气氛是惰性气体 气氛的情况下， 惰性气体气氛优选地包含从氩、 氦和氮组成的组中选择的至少一种。另外， 在这个步骤 (S50) 中， 可以在通过降低大气空气压力得到的气氛中加热堆叠衬底。这降低 了碳化硅衬底 1 的制造成本。
因此， 在本实施例中的碳化硅衬底 1 的制造方法中， SiC 衬底 20 连接到基底衬底 10 上， 所述 SiC 衬底 20 由与基底衬底 10 的单晶碳化硅不同的单晶碳化硅制成。如此， 由具 有大缺陷密度的不昂贵、 低质量碳化硅晶体形成的基底衬底 10 可以被加工成具有适于制 造半导体器件的形状和尺寸， 而其具有的形状等不适于制造半导体器件的高质量碳化硅单 晶可以被沉积在基底衬底 10 成为 SiC 衬底 20。通过这种工艺制造的碳化硅衬底 1 具有预 定均匀形状和尺寸。这允许有效率制造半导体器件。另外， 通过这种工艺制造的碳化硅衬 底 1 利用这种高质量的 SiC 衬底 20(SiC 层 20) 来制造半导体器件， 由此有效利用碳化硅单 晶。另外， 在本发明中的碳化硅衬底 1 的制造方法中， 基底衬底 10 和 SiC 衬底 20 通过中间 层 40 彼此牢固地连接， 所述中间层 40 通过将 Si 膜 30 中的至少一部分转换成碳化硅而形 成。因此， 碳化硅衬底 1 可以被作为独立式衬底来操纵。如此， 根据本实施例中的碳化硅衬 底 1 的制造方法， 能够制造允许降低使用碳化硅衬底 1 制造半导体器件的成本的碳化硅衬 底 1。
另外， 通过在碳化硅衬底 1 上外延生长单晶碳化硅以在 SiC 衬底 20 的主表面 20A 上形成外延生长层 60， 可以制造图 2 所示的碳化硅衬底 2。
在此， 在步骤 (S30) 中， 形成的 Si 膜具有的厚度优选地不小于 10nm 且不大于 1μm。如果基底衬底 10 上形成的 Si 膜的厚度小于 10nm 并且基底衬底 10 的表面和 SiC 衬 底 20 的表面中的每个的表面平滑度不足够高， 则将在基底衬底 10 和 SiC 衬底 20 之间形成 的 Si 膜变得不连续， 这会导致不能实现基底衬底 10 和 SiC 衬底 20 之间的牢固连接。相比 之下， 如果 Si 膜的厚度大于 1μm， 则在碳化硅衬底 1 的厚度中的中间层 40 的厚度变大。这 会导致尤其在制造其中电流在碳化硅衬底 1 的厚度方向上流动的垂直型器件时特性降低。 因此， 形成的 Si 膜具有的厚度优选地不小于 10nm 且不大于 1μm。
另外， 在步骤 (S40) 中， 优选地制造堆叠衬底， 使得基底衬底 10 的主表面和 SiC 衬 底 20 的主表面的面取向彼此一致， 其中， 基底衬底 10 的主表面和 SiC 衬底 20 的主表面彼 此面对且 Si 膜 30 插入其间。这抑制了由热膨胀系数的各向异性导致应力施加在基底衬底10 和 SiC 衬底 20 之间。
另外， 在步骤 (S50) 中， 可以通过在其中加热堆叠衬底的气氛中添加氮、 三甲基 铝、 乙硼烷、 磷化氢等， 向 Si 膜 30( 中间层 40) 掺杂期望的杂质。
在上述实施例中， 示出了 ： 在步骤 (S40) 中制造的堆叠衬底中， SiC 衬底 20 的与基 底衬底 10 相反的主表面 20A 具有的偏离取向对应于 <1-100> 方向， 并且其主表面 20A 对 应于 {03-38} 面。然而， 替代地， 主表面具有的偏离取向可以相对于 <11-20> 方向形成 5° 或更小的角度。另外， 主表面 20A 相对于 {0001} 面具有的偏离角可以不小于 1°且不大于 60°。
另外， 本实施例中的上述碳化硅衬底 1 的制造方法还可以包括如下步骤 ： 对堆叠 衬底中对应于 SiC 衬底 20 的与基底层 10 相反的主表面 20A 的 SiC 衬底 20 的主表面进行 抛光。因此， 制造出其中 SiC 层 20 的与基底层 10 相反的主表面 20A 已被抛光的碳化硅衬 底 1。在此， 可以在将基底层 10 和 SiC 衬底 20 彼此连接之前或之后执行抛光步骤， 只要是 在步骤 (S10) 之后执行抛光步骤即可。
( 第二实施例 )
以下描述了本发明的另一个实施例， 即， 第二实施例。参照图 5、 图 6 和图 1， 第二 实施例中的碳化硅衬底 1 与第一实施例中的碳化硅衬底 1 具有基本相同的构造并且提供基 本相同的效果。然而， 第二实施例中的碳化硅衬底 1 与第一实施例的碳化硅衬底 1 的不同 之处在于当从平面视角观察时多个 SiC 层 20 并排布置。
即， 参照图 5 和图 6， 在第二实施例的碳化硅衬底 1 中， 当从平面视角观察时， 多个 SiC 层 20 并排布置。换言之， 多个 SiC 层 20 沿着基底层 10 的主表面 10A 布置。更具体地 讲， 多个 SiC 层 20 在基底层 10 上布置成矩阵形式， 使得相邻的 SiC 层 20 彼此接触。因此， 本实施例的碳化硅衬底 1 可以被作为具有高质量 SiC 层 20 和大直径的衬底来操纵。 利用这 种碳化硅衬底 1， 允许有效率制造半导体器件的制造工艺。应该注意， 可以通过在第一实施 例的步骤 (S40) 中将多个 SiC 衬底 20 并排布置在 Si 膜 30 上， 以与第一实施例中的方式类 似的方式来制造第二实施例中的碳化硅衬底 1。应该注意， 在相邻的 SiC 层 (SiC 衬底 )20 之间会形成空间。该空间优选地为 100μm 或更小， 更优选地， 为 10μm 或更小。
另外， 在第二实施例中， 已示出均具有方形 ( 四边形 ) 平面形状的多个 SiC 层 20 设置在基底层 10 上， 但是 SiC 层 20 中的每个的形状不限于此。具体来讲， 参照图 7， SiC 层 20 的平面形状可以是任何形状， 诸如六边形形状、 梯形形状、 矩形形状和圆形形状或者可以 是其组合。
( 第三实施例 )
下面描述使用本发明的上述碳化硅衬底制造的一个示例性半导体器件作为第三 实施例。参照图 8， 根据本发明的半导体器件 101 是垂直型 DiMOSFET( 双注入 MOSFET)， 并 + + 且具有衬底 102、 缓冲层 121、 击穿电压保持层 122、 p 区 123、 n 区 124、 p 区 125、 氧化物膜 126、 源电极 111、 上源电极 127、 栅电极 110 和在衬底 102 的背面上形成的漏电极 112。具 体来讲， 在由 n 型导电性的碳化硅制成的衬底 102 的正面上， 形成由碳化硅制成的缓冲层 121。采用包括第一实施例和第二实施例中描述的碳化硅衬底 1 的本发明的碳化硅衬底作 为衬底 102。在其中采用第一实施例和第二实施例中的每个中的碳化硅衬底 1 的情况下， 在碳化硅衬底 1 的 SiC 层 20 上形成缓冲层 121。缓冲层 121 具有 n 型导电性， 并且具有的厚度为例如 0.5μm。另外， 缓冲层 121 中的 n 型导电性杂质具有的密度为例如 5×1017cm-3。 在缓冲层 121 上形成击穿电压保持层 122。击穿电压保持层 122 由 n 型导电性的碳化硅形 成， 并且具有的厚度为例如 10μm。另外， 击穿电压保持层 122 包括 n 型导电性杂质的密度 15 -3 是例如 5×10 cm 。
击穿电压保持层 122 具有其中 p 型导电性的 p 区 123 在其间形成有空间的表面。 在 p 区 123 中的每个中， 在 p 区 123 的表面层处形成 n+ 区 124。另外， 在与 n+ 区 124 相邻的 位置处形成 p+ 区 125。氧化物膜 126 被形成为在一个 p 区 123 中的 n+ 区 124、 p 区 123、 击 穿电压保持层 122 在两个 p 区 123 之间的暴露部、 另一个 p 区 123 以及另一个 p 区 123 中 + 的 n 区 124 上延伸。在氧化物膜 126 上， 形成栅电极 110。另外， 在 n+ 区 124 和 p+ 区 125 上， 形成源电极 111。在源电极 111 上， 形成上源电极 127。此外， 在衬底 102 的背面上， 即 在与其上面形成有缓冲层 121 的正面相反的表面上， 形成漏电极 112。
本实施例中的碳化硅衬底 101 中， 采用诸如上述第一实施例和第二实施例中的碳 化硅衬底 1 的本发明的碳化硅衬底作为衬底 102。在此， 如上所述， 本发明的碳化硅衬底允 许降低半导体器件的制造成本。因此， 在制造成本降低的情况下制造半导体器件 101。
以下参照图 9 至图 13 来描述图 8 所示的半导体器件 101 的制造方法。 参照图 9， 首 先， 执行衬底准备步骤 (S110)。在此， 准备由碳化硅制成并且具有其主表面对应于 {03-38} 面的衬底 102( 参见图 10)。 准备包括根据第一实施例和第二实施例中描述的制造方法中的 每个制造方法制造的碳化硅衬底 1 的本发明的碳化硅衬底作为衬底 102。 可替选地， 可以采用具有 n 型导电性并且具有的衬底电阻为 0.02Ωcm 的衬底作为 衬底 102( 参见图 10)。
接着， 如图 9 中所示， 执行外延层形成步骤 (S120)。具体来讲， 在衬底 102 的正面 上形成缓冲层 121。在被用作衬底 102 的碳化硅衬底 1 的 SiC 层 20( 参见图 1 和图 5) 上， 形成缓冲层 121。 形成其中例如由 n 型导电性的碳化硅制成并且具有的厚度为 0.5μm 的外 延层作为缓冲层 121。缓冲层 121 具有的导电杂质的密度是例如 5×1017cm-3。然后， 在缓冲 层 121 上， 如图 10 所示地， 形成击穿电压保持层 122。使用外延生长法， 形成由 n 型导电性 的碳化硅制成的层作为击穿电压保持层 122。击穿电压保持层 122 具有的厚度可以为例如 10μm。另外， 击穿电压保持层 122 包括密度为例如 5×1015cm-3 的 n 型导电性杂质。
接着， 如图 9 中所示， 执行注入步骤 (S130)。具体来讲， 使用通过光刻和蚀刻形成 的氧化物膜作为掩模， 将 p 型导电性的杂质注入到击穿电压保持层 122 中， 由此如图 11 所 示地形成 p 区 123。另外， 在去除如此使用的氧化物膜之后， 通过光刻和蚀刻来形成具有新 图案的氧化物膜。使用这个氧化物膜作为掩模， 将 n 型导电性的导电杂质被注入到预定区 + 域， 以形成 n 区 124。以类似的方式， 注入 p 型导电性的导电杂质， 以形成 p+ 区 125。结果， 得到如图 11 所示的结构。
在这样的注入步骤之后， 执行激活退火处理。能够在如下条件下执行这个激活退 火处理 ： 例如， 采用氩气作为气氛气体， 加热温度被设定为 1700℃， 并且加热时间被设定为 30 分钟。
接着， 如图 9 中所示， 执行栅绝缘膜形成步骤 ( 步骤 S140)。具体来讲， 如图 12 中 + + 所示， 氧化物膜 126 被形成为覆盖击穿电压保持层 122、 p 区 123、 n 区 124 和 p 区 125。例 如， 可以执行干法氧化 ( 热氧化 ) 来作为用于形成氧化物膜 126 的条件。可以在加热温度
被设定为 1200℃且加热时间被设定为 30 分钟的条件下执行干法氧化。
此后， 如图 9 中所示， 执行氮退火步骤 ( 步骤 S150)。 具体来讲， 在一氧化氮 (NO) 的 气氛气体中执行退火工艺。用于这个退火工艺的温度条件例如是如下 ： 加热温度为 1100℃ 且加热时间为 120 分钟。结果， 氮原子被引入到氧化物膜 126 和位于氧化物膜 126 下方的 击穿电压保持层 122、 p 区 123、 n+ 区 124 和 p+ 区 125 中的每个之间的界面附近中。另外， 在使用一氧化氮的气氛气体进行退火步骤之后， 可以使用作为惰性气体的氩 (Ar) 气来执 行附加的退火。 具体来讲， 使用氩气的气氛气体， 可以在加热温度被设定为 1100℃且加热时 间被设定为 60 分钟的条件下执行附加的退火。
接着， 如图 9 中所示， 执行电极形成步骤 ( 步骤 S160)。具体来讲， 使用光刻法， 在 氧化物膜 126 上形成具有图案的抗蚀剂膜。使用该抗蚀剂膜作为掩模， 通过蚀刻来去除氧 + + 化物膜中位于 n 区 124 和 p 区 125 上的部分。 此后， 在抗蚀剂膜上形成诸如金属的导电膜， + 该导电膜形成在氧化物膜 126 的开口中， 与 n 区 124 和 p+ 区 125 接触。此后， 去除抗蚀剂 膜， 从而去除位于抗蚀剂膜上的导电膜部分 ( 剥离 )。在此， 例如， 可以使用镍 (Ni) 作为导 体。结果， 如图 13 中所示， 可以得到源电极 111 和漏电极 112。应该注意， 在这种情形下， 优 选地执行用于合金的热处理。具体来讲， 使用作为惰性气体的氩 (Ar) 气的气氛气体， 在加 热温度被设定在 950℃并且加热时间被设定为 2 分钟的情况下， 执行热处理 ( 合金处理 )。 此后， 在源电极 111 上， 形成上源电极 127( 参见图 8)。另外， 在衬底 102 的背面上 形成漏电极 112( 参见图 8)。另外， 在氧化物膜 126 上形成栅电极 110( 参见图 8)。以此方 式， 可以得到图 8 中所示的半导体器件 101。即， 通过在碳化硅衬底 1 的 SiC 层 20 上形成外 延层和电极来制造半导体器件 101。
应该注意， 在第三实施例中， 已经将垂直型 MOSFET 描述为能够使用本发明的碳化 硅衬底制造的一个示例性半导体器件， 但是可以制造的半导体器件不限于此。例如， 可以 使用本发明的碳化硅衬底制造各种类型的半导体器件， 诸如 JFET( 结型场效应晶体管 )、 IGBT( 绝缘栅双极晶体管 ) 和肖特基势垒二极管。 另外， 第三实施例已示出其中通过在具有 其主表面对应于 (03-38) 平面的碳化硅衬底上形成用作有源层的外延层来制造半导体器 件的情况。然而， 可以用作主表面的晶面不限于此， 并且适于使用目的并包括 (0001) 平面 的任何晶面能够用作主表面。
[ 实例 ]
以下描述本发明的实例。 进行实验来检查实际制造的本发明的碳化硅衬底的中间 层 ( 连接界面 ) 中的电特性。用以下方式进行实验。
首先， 制造本发明的碳化硅衬底作为样品。以与第一实施例中相同的方式来制造 碳化硅衬底。 具体来讲， 准备基底衬底和 SiC 衬底。 用作基底衬底的是其形状具有 4 英寸的 直径 φ 且具有 300μm 的厚度、 由具有 4H 多型体的单晶碳化硅制成并具有对应于 (03-38) 平面的主表面的衬底。另外， 基底衬底具有 n 型导电性， 并且具有 1×1020cm-3 的 n 型杂质密 度。另外， 基底衬底具有 1×104cm-2 的微管密度并且具有 1×105cm-1 的层错密度。
用作 SiC 衬底的是具有其平面形状是各边为 20mm 的方形、 具有 300μm 的厚度、 由 具有 4H 多型体的单晶碳化硅制成并具有对应于 (03-38) 平面的主表面的衬底。另外， SiC 19 -3 衬底具有 n 型导电性， 并且具有 1×10 cm 的 n 型杂质密度。另外， SiC 衬底具有 0.2cm-2 的微管密度并且具有小于 1cm-1 的层错密度。
接着， 使用溅射法， 在基底衬底上形成具有的厚度为 100nm 的 Si 膜。此后， 将 SiC 衬底放置在 Si 膜上， 以制造堆叠衬底。然后， 在 1500℃下将这个堆叠衬底加热 3 小时， 由 此将 Si 膜中的至少一部分转换成碳化硅， 以使基底衬底和 SiC 衬底彼此连接。加热期间 的气氛是氢气和丙烷的混合气体， 并且具有的压力为 1×103Pa。另外， 氢气的流速被设定 为 3slm， 并且丙烷的流速被设定为 80sccm。应该注意， 氢气的流速可以被设定为 1slm 至 10slm， 并且丙烷的流速可以被设定为 50sccm 至 500sccm。通过用上述工序， 制造用作样品 的碳化硅衬底。
接着， 对所得到的碳化硅衬底的主表面进行抛光， 以实现均匀的厚度， 由此厚度的 变化 ( 碳化硅衬底的厚度的最大值和最小值之间的差 ) 变为 5μm。另外， 在碳化硅衬底的 两个主表面上都形成欧姆电极。通过在碳化硅衬底的主表面上形成镍膜并且加热镍膜使 其硅化， 来形成欧姆电极。可以通过将其在惰性气体气氛中加热至不低于 900℃且不高于 1100℃的温度持续不少于 10 分钟且不大于 10 小时， 来执行用于硅化的热处理。在这个实 验中， 通过在大气压力下将它们在氩气气氛中加热至 1000℃持续 1 小时来执行热处理。然 后， 在欧姆电极之间施加电压， 以检查连接界面 ( 通过将 Si 膜的至少一部分转换成碳化硅 而形成的中间层 ) 的电特性。
结果， 确认的是， 在连接界面中得到欧姆特性。 据此， 确认的是， 根据本发明的碳化 硅衬底的制造方法， 由碳化硅制成的多个衬底能够彼此连接， 同时确保在其厚度方向上的 欧姆特性。
本发明的碳化硅衬底可以用于制造第三实施例中如上所述的半导体器件。即， 在 本发明的半导体器件中， 外延生长层被形成为使用本发明中的碳化硅衬底的制造方法制造 的碳化硅衬底上的有源层。根据不同观点进行解释， 在本发明的半导体器件中， 外延生长 层形成在本发明的碳化硅衬底上作为有源层。更具体来讲， 本发明的半导体器件包括 ： 本 发明的碳化硅衬底 ； 外延生长层， 其形成在碳化硅衬底上 ； 以及电极， 其形成在外延生长层 上。即， 本发明的半导体器件包括 ： 基底层， 其由碳化硅制成 ； 中间层， 其形成在基底层上并 与之接触 ； SiC 层， 其由单晶碳化硅制成并且设置在中间层上并与之接触 ； 外延生长层， 其 形成在 SiC 层上 ； 以及电极， 其形成在外延生长层上。另外， 中间层在至少其与基底层相邻 的区域和其与 SiC 层相邻的区域处包含碳化硅， 并且将基底层和 SiC 层彼此连接。
本文公开的实施例和实例在任何方面都是示例性而非限制性的。 本发明的范围由 权利要求书的各项限定， 而不是由上述实施例限定， 并且旨在包括在等同于权利要求书各 项的范围和含义内的任何修改。
工业应用性
本发明中的用于制造碳化硅衬底的方法和碳化硅衬底尤其有利地可应用于均实 现了降低使用碳化硅衬底制造半导体器件的成本的制造碳化硅衬底的方法和碳化硅衬底。
附图标记列表
1、 2： 碳化硅衬底 ； 10 ： 基底层 ( 基底衬底 ) ； 20 ： SiC 层 (SiC 衬底 ) ； 20A ： 主表面 ； 30 ： Si 膜 ； 40 ： 中间层 ； 101 ： 半导体器件 ； 102 ： 衬底 ； 110 ： 栅电极 ； 111 ： 源电极 ； 112 ： 漏电 + + 极； 121 ： 缓冲层 ； 122 ： 击穿电压保持层 ； 123 ： p区； 124 ： n 区； 125 ： p 区； 126 ： 氧化物膜 ； 127 ： 上源电极