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1、(10)申请公布号 CN 102420612 A (43)申请公布日 2012.04.18 C N 1 0 2 4 2 0 6 1 2 A *CN102420612A* (21)申请号 201110424476.4 (22)申请日 2011.12.16 H03M 1/12(2006.01) (71)申请人电子科技大学 地址 610054 四川省成都市建设北路二段4 号电子科技大学 (72)发明人李靖 宁宁 吴霜毅 于奇 眭志凌 宋文青 朱欢 倪春晓 朱波 (74)专利代理机构成都科海专利事务有限责任 公司 51202 代理人盛明洁 (54) 发明名称 一种可抑制采样时间失配的时间交织模数转 换。
2、器 (57) 摘要 一种可抑制采样时间失配的时间交织模数转 换器，涉及微电子技术领域。本发明针对采样时间 失配对时间交织模数转换器的影响，提出了一种 可抑制采样时间失配的时间交织模数转换器的结 构。该模数转换器包括：通道采样保持电路，子模 数转换器和多路复用器。通道采样保持电路中引 入系统主时钟来决定采样时刻，从而避免各通道 分别采样引起的采样时刻失配，有效提高时间交 织模数转换器的动态性能。该方法无需前置采样 保持电路，因此对输入信号带宽无任何影响，而且 通道采样保持电路可以运用下极板采样技术，消 除电荷注入的影响，提高系统的线性度。 (51)Int.Cl. (19)中华人民共和国国家知识产。
3、权局 (12)发明专利申请 权利要求书 1 页 说明书 3 页 附图 4 页 CN 102420624 A 1/1页 2 1.一种可抑制采样时间失配的时间交织模数转换器，包含有采样保持电路(S/H)， 模数转换器(ADC)和一个多路复用器(MUX)，其特征在于：采样保持电路(S/H)由主时钟 (MCLK)控制采样时刻，从而避免了各通道利用自身时钟采样引起的采样时刻失配； 该采样保持电路(S/H)由四个开关(S1、S2、S3和S4)、一个采样电容(C sample )和一个运 算放大器(AMP)组成，具体的连接关系如下：开关S1的左端接输入信号Vin，右端接采样电 容(C sample )的左极。
4、板和开关S2的左端，开关S2的右端接开关S4的右端和运算放大器(AMP) 的输出Vout，采样电容的右极板接开关S3的左端和运算放大器(AMP)的正端，运算放大器 (AMP)的负端接地，开关S3的右端接开关S4的左端，开关S1和S3具有相同的时钟控制信 号CLKi(i表示不同的通道，i1，2，3，4)，开关S2由与CLKi两相非交叠的时钟CLKin(i 表示不同的通道，i1，2，3，4)控制，开关S4由主时钟MCLK控制。 2.根据权利要求1所述的时间交织模数转换器，其特征在于：该时间交织模数转换器 由四个采样保持电路(S/H 1 ，S/H 2 ，S/H 3 和S/H 4 )、四个子模数转换器。
5、(ADC 1 ，ADC 2 ，ADC 3 和ADC 4 ) 和一个多路复用器(MUX)构成。 3.根据权利要求1，或权利要求2所述的可抑制采样时间失配的时间交织模数转换器， 其特征在于：采样保持电路的采样保持过程包括如下步骤： 步骤1：当时钟CLKi(i表示不同的通道，i1，2，3，4)和主时钟MCLK同时跳变为高电 平时，开关S1、S3和S4导通，采样保持电路跟随输入信号； 步骤2：当主时钟MCLK跳变为低电平时，开关S4断开，采样电容C sample 右极板电荷不再 改变，采样结束； 步骤3：当时钟CLKi(i表示不同的通道，i1，2，3，4)跳变为低电平，时钟CLKin(i表 示不同的通。
6、道，i1，2，3，4)跳变为高电平，因此开关S1和S3断开，S2导通，采样电容翻 转，采样保持电路进入保持阶段，为后级子模数转换器提供采样值。 4.根据权利要求1所述的可抑制采样时间失配的时间交织模数转换器，其特征在于： 各通道采样时刻均由主时钟MCLK的下降沿决定，因此避免了各通道时钟分别采样引起的 采样时间失配，提高整个模数转换器的动态性能。 5.根据权利要求1中所述的可抑制采样时间失配的时间交织模数转换器，其特征在 于：模数转换器的通道总数可为大于等于二的整数。 权 利 要 求 书CN 102420612 A CN 102420624 A 1/3页 3 一种可抑制采样时间失配的时间交织模。
7、数转换器 技术领域 0001 本发明涉及微电子技术中的模数转换器，特别是涉及一种可抑制采样时间失配的 时间交织模数转换器的结构设计。 背景技术 0002 模数转换器是一种将模拟信号转换为数字信号的工具，其作为模拟技术与数字技 术的接口，被广泛应用于工业控制、雷达、通信、消费电子等领域，在信息技术中起着重要作 用。随着集成电路制造工艺的不断改进和新材料的引入使得数字信号处理技术不断进步， 从而对模数转换器的速度提出了更高的要求。 0003 目前提高模数转换器速度最流行的方法之一是将多个模数转换器并联起来使用。 利用交错时钟使多个模数转换器轮流工作，在维持单个模数转换器低速工作的情况下，实 现整体。
8、速度的提高，该结构称为时间交织模数转换器(Time-interleaved ADC)。 0004 图1为一个四通道时间交织模数转换器的基本结构，每个通道由一个采样保持电 路(S/H)和一个子模数转换器(ADC)构成，因此整个四通道时间交织模数转换器包含四个 采样保持电路(S/H 1 ，S/H 2 ，S/H 3 和S/H 4 )，四个子模数转换器(ADC 1 ，ADC 2 ，ADC 3 和ADC 4 )和一 个多路复用器(MUX)。各通道子模数转换器的精度为N位，工作速度为f s /4，分别工作在四 个不同的相位，相邻通道的时钟相位差为90。四个通道依次对输入信号进行采样和数据 转换，并分别输出。
9、速率为f s /4、精度为N位的数字信号，最后经多路复用器输出速率为f s 、精 度为N位的数字信号，从而实现整体模数转换器的工作速率提高为单个模数转换器率的4 倍。图2为四通道时间交织模数转换器的时序图。 0005 理论上，通道数越多，时间交织模数转换器的工作速度越快。但是，实际上，各通道 子模数转换器间存在采样时间失配(Timing mismatch)、增益失配(Gain mismatch)、失调 失配(Offset mismatch)和带宽失配(Bandwidth mismatch)等非理想因素，严重影响了整 个模数转换器的动态性能。 0006 针对采样时间失配，有相关论文和专利提出了一。
10、种解决方法，即采样开关前置技 术。该方法通过将采样开关前置，由主时钟控制采样时刻，避免了各通道时钟分别采样所 引起的采样时间失配，能显著提高整个模数转换器的动态性能。但是该方法会带来两个缺 点： 0007 1、前置开关的引入会增加信号通路的导通电阻和寄生电容，减小输入信号带宽， 使得信号带宽的相对误差变大，带宽失配的影响进一步加剧。 0008 2、采样时刻由前置采样开关的主时钟决定，使得各通道采样保持电路不能采用下 极板采样技术，从而导致采样开关引入的电荷注入等非线性将无法避免，恶化整个模数转 换器的线性度。 发明内容 0009 本发明的目的在于提供一种既可以抑制采样时间失配，又不影响输入信号。
11、带宽和 说 明 书CN 102420612 A CN 102420624 A 2/3页 4 系统线性度的时间交织模数转换器结构，从而有效避免采样时间失配的影响，提高整个模 数转换器的动态性能。 0010 为了实现上述目的，本发明提供的时间交织模数转换器如图3所示，包含四个相 同的采样保持电路(S/H 1 ，S/H 2 ，S/H 3 和S/H 4 )，四个相同的子模数转换器(ADC 1 ，ADC 2 ，ADC 3 和 ADC 4 )和一个多路复用器(MUX)。与已有技术(图5)的区别是本发明的采样保持电路(图 6)加入开关S4，由四个开关(S1，S2，S3和S4)，一个采样电容(C sample。
12、 )和一个运算放大器 (AMP)组成。开关S4由主时钟MCLK控制，因此各通道的采样时刻由MCLK的下降沿决定，从 而抑制了各通道时钟分别采样引起的采样时间失配。 0011 图6所示的采样保持电路的具体连接关系如下：开关S1的左端接输入信号Vin， 右端接采样电容(C sample )的左极板和开关S2的左端；开关S2的右端接开关S4的右端和运 算放大器(AMP)的输出Vout；采样电容的右极板接开关S3的左端和运算放大器(AMP)的 正端，运算放大器(AMP)的负端接地，开关S3的右端接开关S4的左端。开关S1和S3具有 相同的时钟控制信号CLKi(i表示不同的通道，i1，2，3，4)，开关。
13、S2由与CLKi两相非交 叠的时钟CLKin(i表示不同的通道，i1，2，3，4)控制，开关S4由主时钟MCLK控制。 附图说明 ： 0012 图1为传统四通道时间交织模数转换器的原理图 0013 图2为传统四通道时间交织模数转换器的时序图 0014 图3为本发明设计的四通道时间交织模数转换器结构图 0015 图4为本发明设计的四通道时间交织模数转换器结构的时序图 0016 图5为传统的采样保持电路(S/H)结构 0017 图6为本发明设计的采样保持电路(S/H)结构 0018 图7为本发明设计的采样保持电路(S/H)的时序图 具体实施方式 0019 以下结合图进一步描述本发明。 0020 如。
14、图3所示为本发明提出的四通道时间交织模数转换器，其时序图如图4所示。图 4中，各通道时钟的占空比为25，在每一个采样时钟相，始终只有一个通道采样，因此降 低了输入信号负载，增大输入带宽。相比于传统时间交织模数转换器(如图1所示)，图3 中各通道采样保持电路由通道时钟CLKi(i表示不同的通道，i1，2，3，4)和主时钟MCLK 一起控制，各通道采样时间均由MCLK决定。具体工作方式以通道一为例，其余通道工作方 式相同。 0021 通道一的采样保持电路结构如图6所示，其工作时序如图7所示。其中，MCLK为 主时钟，工作频率为f s ；CLK1和CLK1n是两相非交叠时钟，工作频率为f s /4。。
15、开关S1和S3 的控制信号为CLK1，开关S2的控制信号为CLK1n，开关S4的控制信号为主时钟MCLK。 0022 步骤1、t 1 时刻，MCLK和CLK1同时跳变为高电平，CLK1n跳变为低电平，因此开关 S1、S3和S4导通，S2断开，采样电容C sample 对输入信号进行跟踪； 0023 步骤2、t 2 时刻，MCLK跳变为低电平，开关S4断开，采样电容C sample 右极板电荷不 再改变； 说 明 书CN 102420612 A CN 102420624 A 3/3页 5 0024 步骤3、t 3 时刻，CLK1跳变为低电平，CLK1n跳变为高电平，因此开关S1和S3断 开，S2。
16、导通，采样电容翻转，通道一进入保持阶段，子模数转换器ADC 1 对采样值进行转换，输 出N位数字信号DIG 1 。 0025 步骤4、t 3 时刻，CLK1跳变为低电平，根据图4所示，CLK2跳变为高电平。因此， 在通道一进入保持阶段时，通道二对输入进行跟踪，开始采样保持过程(重复步骤1步骤 3)。 0026 步骤5、同理，当CLK2跳变为低电平时，通道二完成采样进入控化保持阶段，子模 数转换器ADC 2 对采样值进行转换，输出N位数字信号DIG 2 。此时，根据图4所示，CLK3跳变 为高电平，通道三对输入进行跟踪，开始采样保持过程(重复步骤1步骤3)。 0027 步骤6、同理，当CLK3跳。
17、变为低电平时，通道三完成采样进入保持阶段，子模数转 换器ADC 3 对采样值进行转换，输出N位数字信号DIG 3 。此时，根据图4所示，CLK4跳变为高 电平，通道四对输入进行跟踪，开始采样保持过程(重复步骤1步骤3)。 0028 步骤7、同理，当CLK4跳变为低电平时，通道四完成采样进入保持阶段，子模数转 换器ADC 4 对采样值进行转换，输出N位数字信号DIG 4 。此时，根据图4所示，CLK1跳变为高 电平，通道一对输入进行跟踪，开始采样保持过程(重复步骤1步骤3)。 0029 根据步骤1步骤7可见，四个通道按照图4所示的时钟关系依次对输入信号进 行采样保持和数据转换，并不断循环，循环周。
18、期为4*T s (T s 为主时钟MCLK的周期，T s 1/ f s )。而多路复用器(MUX)则根据图4所示时钟的相位关系将各通道数字信号(DIG i DIG 4 ) 依次输出，从而实现了精度为N位、速度为f s 的高速转换。本发明的时间交织模数转换器 的通道数可以为大于等于二的整数。 0030 本发明的时间交织模数转换器具有以下四个优点： 0031 1、在t 2 时刻，MCLK跳变为低电平，开关S4断开，采样电容的右极板电荷不再跟随 输入变化，因此该时刻即决定了采样值。而后开关S3比S4晚半个主时钟周期(T s )断开， 对采样值无贡献，因此通道时钟CLK1的相位偏差对采样结果没有任何影。
19、响，同理其余三个 通道时钟的相位偏差对采样结果没有任何影响。 0032 2、在t 2 时刻，MCLK跳变为低电平，开关S4断开，采样电容的右极板电荷不再跟随 输入变化，实现下极板采样，避免了采样开关S1的电荷注入，消除了由此引起的非线性效 应。 0033 3、因为主时钟MCLK控制的采样开关S4没有放在输入信号通路上，开关的导通电 阻和寄生电容不会增加输入信号的负载，因此对输入信号带宽不会产生任何影响。 0034 4、本例中，MCLK与CLK1是同时跳变，但实际上，只要MCLK的高电平被CLK1的高 电平覆盖，就能实现上述功能，因此缓解了对主时钟延迟时间的要求。 0035 以上实例仅为本发明的优选例子而已，本发明的使用并不局限于该实例，凡在本 发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范 围之内。 说 明 书CN 102420612 A CN 102420624 A 1/4页 6 图1 图2 说 明 书 附 图CN 102420612 A CN 102420624 A 2/4页 7 图3 图4 说 明 书 附 图CN 102420612 A CN 102420624 A 3/4页 8 图5 图6 说 明 书 附 图CN 102420612 A CN 102420624 A 4/4页 9 图7 说 明 书 附 图CN 102420612 A 。