《具有额外电容结构的半导体组件及其制作方法.pdf》由会员分享，可在线阅读，更多相关《具有额外电容结构的半导体组件及其制作方法.pdf（20页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 102446914 A (43)申请公布日 2012.05.09 C N 1 0 2 4 4 6 9 1 4 A *CN102446914A* (21)申请号 201010509445.4 (22)申请日 2010.10.08 H01L 27/07(2006.01) H01L 21/822(2006.01) (71)申请人大中积体电路股份有限公司 地址中国台湾新竹 (72)发明人林伟捷 (74)专利代理机构北京市浩天知识产权代理事 务所 11276 代理人刘云贵 (54) 发明名称 具有额外电容结构的半导体组件及其制作方 法 (57) 摘要 本发明公开了半导体组件，其。
2、包括一具有一 导电类型的半导体基底、一源极金属层、一栅极金 属层、至少一晶体管组件、一具有导电类型的重掺 杂区、一电容介电层以及一导电层。源极金属层与 栅极金属层设于半导体基底上。晶体管组件设于 源极金属层正下方的半导体基底内。重掺杂区、电 容介电层以及导电层构成一电容结构，设于栅极 金属层正下方，并电性连接至晶体管组件的源极 与漏极之间。电容结构并未占据设于源极金属层 下方的晶体管组件的设置空间，进一步有效避免 因设置额外电容结构而缩减晶体管组件的大小。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 7 页 附图 9 页 CN。
3、 102446936 A 1/3页 2 1.一种具有额外电容结构的半导体组件，其特征在于，包括， 一半导体基底，具有一上表面与一下表面，其中该半导体基底具有一第一导电类型； 一源极金属层，覆盖于该半导体基底的该上表面； 一栅极金属层，覆盖于该半导体基底的该上表面； 一漏极金属层，设于该半导体基底的该下表面； 一晶体管组件，设于该源极金属层与该漏极金属层间的该半导体基底内，且该晶体管 组件具有一源极、一栅极以及一漏极，其中该源极电性连接该源极金属层，该栅极电性连接 该栅极金属层，且该漏极电性连接该漏极金属层； 一重掺杂区，设于该栅极金属层与该漏极金属层间的该半导体基底内，且该重掺杂区 具有该第一。
4、导电类型； 一电容介电层，覆盖于该半导体基底上，且与该重掺杂区相接触； 一导电层，设于该电容介电层与该栅极金属层之间，且电性连接至该源极金属层，其中 该重掺杂区、该电容介电层以及该导电层构成一电容结构；以及 一层间介电层，设于该源极金属层与该半导体基底之间，以及设于该栅极金属层与该 导电层之间。 2.如权利要求1所述的半导体组件，其特征在于，该导电层延伸至与该源极金属层重 迭。 3.如权利要求2所述的半导体组件，其特征在于，另包括一第一接触插塞，贯穿位于该 导电层与该源极金属层间的该层间介电层，以电性连接该源极金属层与该导电层。 4.如权利要求3所述的半导体组件，其特征在于，其中该第一接触插塞。
5、贯穿该电容介 电层。 5.如权利要求1所述的半导体组件，其特征在于，其中该电容介电层的介电常数大于 该层间介电层的介电常数。 6.如权利要求1所述的半导体组件，其特征在于，其中该电容介电层的厚度小于该层 间介电层的厚度。 7.如权利要求1所述的半导体组件，其特征在于，其中该半导体基底的该上表面具有 一沟槽，且该晶体管组件包括： 一绝缘层，覆盖于该沟槽的侧壁； 一栅极导电层，位于该沟槽内，且作为该晶体管组件的该栅极； 一基体掺杂区，位于该沟槽的一侧，该基体掺杂区具有一第二导电类型；以及 一源极掺杂区，位于该基体掺杂区内，且作为该晶体管组件的该源极，其中该源极掺杂 区具有该第一导电类型。 8.如权。
6、利要求7所述的半导体组件，其特征在于，另包括： 一源极接触掺杂区，设于该源极掺杂区下方的该基体掺杂区内，且该源极接触掺杂区 具有该第二导电类型；以及 一第二接触插塞，将该源极掺杂区与该源极接触掺杂区电性连接至该源极金属层。 9.如权利要求7所述的半导体组件，其特征在于，该源极金属层直接接触该源极掺杂 区。 10.如权利要求7所述的半导体组件，其特征在于，该第一导电类型为N型，且该第二导 权 利 要 求 书CN 102446914 A CN 102446936 A 2/3页 3 电类型为P型。 11.如权利要求第1项所述的半导体组件，其特征在于，该半导体基底包括一基材以及 一设于该基材上的外延层。
7、，该重掺杂区的掺杂剂量高于该外延层的掺杂剂量，且该外延层 作为该晶体管组件的该漏极。 12.一种具有额外电容结构的半导体组件的制作方法，其特征在于，包括：提供一半导 体基底，该半导体基底上定义有一第一焊垫区以及一第二焊垫区，且该半导体基底具有一 上表面与一下表面，其中该半导体具有一第一导电类型，且该第一焊垫区的该半导体基底 的该上表面具有一沟槽； 于该第一焊垫区的该半导体基底内形成一晶体管组件，以及于该第二焊垫区的该半导 体基底内形成一重掺杂区，其中该重掺杂区具有该第一导电类型； 于该半导体基底上覆盖一电容介电层； 于该第二焊垫区的该电容介电层上形成一导电层，其中位于该第二焊垫区的该重掺杂 区。
8、、该电容介电层以及该导电层构成一电容结构； 于该导电层以及该电容介电层上覆盖一层间介电层； 于该第一焊垫区的该层间介电层上覆盖一源极金属层，以及于该第二焊垫区的该层间 介电层上覆盖一栅极金属层，其中该源极金属层与该栅极金属层分别电性连接该晶体管组 件的一源极与一栅极；以及 于该半导体基底的该下表面形成一漏极金属层，其中该漏极金属层电性连接至该晶体 管组件的一漏极。 13.如权利要求12所述的制作方法，其特征在于，形成该晶体管组件的步骤包括： 于该半导体基底的该上表面以及该沟槽的侧壁覆盖一绝缘层； 于该沟槽内形成一栅极导电层，其中该栅极导电层作为该晶体管组件的该栅极； 于该沟槽一侧的该半导体基底。
9、内形成一基体掺杂区，其中该基体掺杂区具有一第二导 电类型；以及 于该基体掺杂区内形成一源极掺杂区，且于该第二焊垫区的该半导体基底内形成该重 掺杂区，其中该源极掺杂区具有该第一导电类型。 14.如权利要求13所述的制作方法，其特征在于，该重掺杂区与该源极掺杂区同时形 成。 15.如权利要求12所述的制作方法，其特征在于，形成该电容介电层的步骤利用一化 学气相沉积工艺。 16.如权利要求12所述的制作方法，其特征在于，形成该电容介电层的步骤利用一热 氧化工艺。 17.如权利要求12所述的制作方法，其特征在于，于覆盖该层间介电层的步骤与形成 该源极金属层的步骤之间，该制作方法另包括形成一第一接触插塞。
10、，贯穿该层间介电层，以 电性连接该导电层与该源极金属层。 18.如权利要求17所述的制作方法，其特征在于，形成该第一接触插塞的步骤另包括 同时形成一第二接触插塞，贯穿该层间介电层、该电容介电层与该源极掺杂区，以电性连接 该源极掺杂区与该源极金属层。 19.如权利要求12所述的制作方法，其特征在于，该导电层的材料包括多晶硅。 权 利 要 求 书CN 102446914 A CN 102446936 A 3/3页 4 20.如权利要求12所述的制作方法，其特征在于，提供该半导体基底的步骤包括： 提供一具有该第一导电类型的基材； 于该基材上形成一具有该第一导电类型的外延层，其中该重掺杂区的掺杂剂量高。
11、于该 外延层的掺杂剂量；以及 于该第一焊垫区的该外延层上形成该沟槽。 权 利 要 求 书CN 102446914 A CN 102446936 A 1/7页 5 具有额外电容结构的半导体组件及其制作方法 技术领域 0001 本发明涉及一种半导体组件及其制作方法，尤指一种具有额外电容结构的半导体 组件及其制作方法。 背景技术 0002 功率半导体组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算 机中心或周边电源管理IC、背光板电源供应器以及马达控制等等用途，其种类包含有金氧 半导体场效晶体管(metal-oxide-semiconductor thin filmtransistor，。
12、MOSFET)与绝缘 栅双极性晶体管(insulated gate bipolar transistor，IGBT)等组件。为了降低功率上 的损耗，一般功率半导体组件为沟槽式的结构。 0003 然而，随着电子产品日益朝向轻、薄、短、小发展，沟槽式MOSFET组件设计的尺寸 与间距亦不断缩小，以符合高积集度和高密度的潮流。以沟槽式NMOSFET组件来说，于缩减 沟槽宽度后，作为沟槽式NMOSFET组件的栅极的栅极导电层与作为沟槽式NMOSFET组件的 漏极的N型外延层的耦合面积会随之缩减，且沟槽式NMOSFET组件的P型基体掺杂区与N 型外延层的接触面积亦会减少，因此沟槽式NMOSFET组件于栅。
13、极与漏极间的电容与源极与 漏极间的电容亦随着缩小。所以，由栅极与漏极间的电容以及源极与漏极间的电容所构成 的NMOSFET组件的输出电容亦相对应地降低，其中源极与漏极间的电容远大于栅极与漏极 间的电容。 0004 由于沟槽式NMOSFET组件是用于电源管理电路的转换器，例如：同步降压转换器 (Synchronous Buck Converter)中，且作为转换器的开关组件，因此需常常进行开或关的 动作。当关闭沟槽式NMOSFET组件时，沟槽式NMOSFET组件的输出电容会被充电至与一外 界变压器同一电压。但因转换器中亦同时包含电感组件，所以于关闭时输出电容与电感组 件会构成LC振荡电路，进而产。
14、生电压脉冲(voltage spike)。并且，因沟槽式NMOSFET组件 的输出电容随着组件整体尺寸及沟槽宽度的缩减而下降，于关闭沟槽式NMOSFET组件时对 所造成的电压脉冲亦随之增加，进而产生较高的能量损耗。 0005 为了解决电压脉冲增加的问题，一般于沟槽式NMOSFET组件10的源极与漏极之间 并联一缓冲电路，且缓冲电路可由一电容与一电阻的串联所组成。请参考图1，图1为公知 降低电压脉冲的电路示意图。如图1所示，沟槽式NMOSFET组件10的源极S与漏极D之间 并联一缓冲电路12，且缓冲电路12由一电容C与一电阻R的串联所组成。借此，位于沟槽 式NMOSFET组件外部的电容可用来提升。
15、沟槽式NMOSFET组件10的输出电容值，以减缓电压 脉冲。然而，额外的电路组件会产生额外的电路成本，并增加额外焊接的制作过程，造成制 作成本增加。 0006 因此，仍需要一种新颖的制造功率半导体组件的方法，以简便及经济的方式解决 如上述电压脉冲的问题。 发明内容 说 明 书CN 102446914 A CN 102446936 A 2/7页 6 0007 本发明的主要目的在于提供一种具有额外电容结构的功率半导体组件及其制作 方法，以解决上述电压脉冲的问题。 0008 为达上述的目的，本发明提供一种具有额外电容结构的半导体组件。半导体组件 包括一半导体基底、一源极金属层、一栅极金属层、一漏极金。
16、属层、一晶体管组件、一重掺杂 区、一电容介电层、一导电层以及一层间介电层。半导体基底具有一上表面与一下表面，且 半导体基底具有一第一导电类型。源极金属层覆盖于半导体基底的上表面，且栅极金属层 覆盖于半导体基底的上表面。漏极金属层设于半导体基底的下表面。晶体管组件设于源极 金属层与漏极金属层间的半导体基底内，且晶体管组件具有一源极、一栅极以及一漏极。源 极电性连接源极金属层，栅极电性连接栅极金属层，且漏极电性连接漏极金属层。重掺杂区 设于栅极金属层与漏极金属层间的半导体基底内，且重掺杂区具有第一导电类型。电容介 电层覆盖于半导体基底上，且与重掺杂区相接触。导电层设于电容介电层与栅极金属层之 间，。
17、且电性连接至源极金属层。重掺杂区、电容介电层以及导电层构成一电容结构。层间介 电层设于源极金属层与半导体基底之间，以及设于栅极金属层与导电层之间。 0009 为达上述的目的，本发明提供一种具有额外电容结构的半导体组件的制作方法。 首先，提供一半导体基底，半导体基底上定义有一第一焊垫区以及一第二焊垫区，且半导体 基底具有一上表面与一下表面，其中半导体具有一第一导电类型，且第一焊垫区的半导体 基底的上表面具有一沟槽。然后，于第一焊垫区的半导体基底内形成一晶体管组件，以及于 第二焊垫区的半导体基底内形成一重掺杂区，其中重掺杂区具有第一导电类型。接着，于半 导体基底上覆盖一电容介电层。之后，于第二焊垫。
18、区的电容介电层上形成一导电层，其中位 于第二焊垫区的重掺杂区、电容介电层以及导电层构成一电容结构。然后，于导电层以及电 容介电层上覆盖一层间介电层。随后，于第一焊垫区的层间介电层上覆盖一源极金属层，以 及于第二焊垫区的层间介电层上覆盖一栅极金属层，其中源极金属层与栅极金属层分别电 性连接晶体管组件的一源极与一栅极。最后，于半导体基底的下表面形成一漏极金属层，其 中漏极金属层电性连接至晶体管组件的一漏极。 0010 本发明将晶体管组件与额外电容结构制作于同一半导体组件中，并使本发明半导 体组件的额外电容结构与晶体管组件电性连接至同一漏极金属层与源极金属层，进而增加 半导体组件的输出电容值。借此，。
19、于关闭时的电压脉冲可被降低，并减少关闭时的能量损 耗。并且，本发明的半导体组件将由N型重掺杂区、电容介电层以及导电层所构成的额外电 容结构设置在栅极金属层正下方，使额外电容结构并未占据设于源极金属层下方的晶体管 组件的设置空间，进一步有效避免因设置额外电容结构而缩减晶体管组件的大小。 附图说明 0011 图1为公知降低电压脉冲的电路示意图。 0012 图2至图7为本发明第一实施例的具有额外电容结构的半导体组件的制作方法示 意图。 0013 图8为本发明半导体组件的上视示意图。 0014 图9为本发明第二实施例的半导体组件沿着第8图的AA线的剖面示意图。 0015 其中，附图标记说明如下： 00。
20、16 10 沟槽式NMOSFET组件 12 缓冲电路 说 明 书CN 102446914 A CN 102446936 A 3/7页 7 0017 100 半导体组件 102 半导体基底 0018 104 上表面 106 下表面 0019 108 第一焊垫区 110 第二焊垫区 0020 112 沟槽 114 基材 0021 116 外延层 118 绝缘层 0022 120 栅极导电层 122 第一P型基体掺杂区 0023 124 第二P型基体掺杂区 126 重掺杂区 0024 128 源极掺杂区 130 晶体管组件 0025 132 电容介电层 134 导电层 0026 136 电容结构 1。
21、3 8 层间介电层 0027 140 第一接触洞 142 第二接触洞 0028 144 第三接触洞 146 源极接触掺杂区 0029 148 接触掺杂区 150 第一接触插塞 0030 152 第二接触插塞 154 第三接触插塞 0031 156 源极金属层 158 栅极金属层 0032 160 漏极金属层 200 半导体组件 0033 202 源极金属层 具体实施方式 0034 请参考图2至图7，图2至图7为本发明第一实施例的具有额外电容结构的半导 体组件的制作方法示意图。如图2所示，首先，提供一半导体基底102，其中半导体基底102 具有一上表面104与一下表面106，且半导体基底102的。
22、上表面104定义有一第一焊垫区 108以及一第二焊垫区110。并且，第一焊垫区108的半导体基底102的上表面104具有至 少一沟槽112。于本实施例中，第一焊垫区108定义为设置一源极焊垫的区域，且第二焊垫 区110定义为设置一栅极焊垫的区域，但不以此为限。半导体基底102具有一第一导电类 型，且第一导电类型以N型为例，但不限于此。此外，提供N型半导体基底102的步骤进一 步详述如下。提供一N型基材114，然后于N型基材114上形成一N型外延层116。接着， 再进行一蚀刻与光刻工艺，于第一焊垫区108的N型外延层116上形成沟槽112。N型基材 114可包括例如硅基材的材料，且N型基材114。
23、的掺杂剂量高于N型外延层116的掺杂剂 量。由于半导体组件的耐压能力随着N型外延层116的厚度增加及掺杂剂量降低而增加， 因此N型外延层116的厚度可视耐压需求加以调整。并且，沟槽112的数量是根据所欲形 成晶体管组件的数量来做相对应的调整。于本实施例中，沟槽112的数量以两个为例，但不 以此为限。 0035 接着，于第一焊垫区108的N型半导体基底102内形成至少一晶体管组件，以及于 第二焊垫区110的N型半导体基底102内形成一N型重掺杂区。以下将进一步说明形成晶 体管组件以及N型重掺杂区的步骤。如图3所示，进行一沉积工艺，于N型半导体基底102 的上表面104以及各沟槽112的侧壁与底面。
24、覆盖一绝缘层118。本实施例的绝缘层118可 包括例如硼磷硅玻璃(BPSG)或其它硅氧化物等材料所形成的介电层。并且，本发明不限以 沉积工艺来制作绝缘层118，亦可利用例如热氧化工艺来形成绝缘层118。然后，进行一沉 说 明 书CN 102446914 A CN 102446936 A 4/7页 8 积工艺以及一回蚀刻工艺，于各沟槽112内的绝缘层118上填入一栅极导电层120，并移除 位于各沟槽112外的绝缘层118。其中，绝缘层118电性隔离N型半导体基底102与栅极导 电层120，使部分绝缘层118可作为晶体管组件的栅极绝缘层，而栅极导电层120作为晶体 管组件的栅极。并且，形成栅极导电。
25、层120的材料可包括例如掺杂的多晶硅材料，但不限于 此。 0036 如图4所示，接着，于N型半导体基底102上形成一第一掩模(未示于图中)。然 后，进行一第二导电类型的离子注入工艺，于各沟槽112两侧的N型半导体基底102内注入 具有第二导电类型的离子。本实施例的第二导电类型以P型为例，因此P型离子注入工艺 所注入的离子包括例如硼离子或氟化硼离子等掺质离子，但不以此为限。本发明的第一导 电类型与第二导电类型不限分别为N型与P型，亦可互换。随后，移除第一掩模，进行一驱 入(drive-in)工艺，以扩散位于N型半导体基底102内的P型离子，进而于各沟槽112一 侧的N型半导体基底102内分别形成。
26、一第一P型基体掺杂区122，以及于第一焊垫区108 内以及第二焊垫区110内的N型半导体基底102内形成两个第二P型基体掺杂区124。然 后，再于N型半导体基底102上形成一第二掩模(未示于图中)，以覆盖第二P型基体掺杂 区124。接着，对未被第二掩模覆盖的N型半导体基底102进行一N型的离子注入工艺，以 于未掺杂有P型离子的N型半导体基底102以及各第一P型基体掺杂区122内注入N型离 子，例如：砷或磷离子等掺质离子。然后，进行一驱入工艺，以扩散位于N型半导体基底102 内的N型离子，进而于第二焊垫区110内的N型半导体基底102形成一N型重掺杂区126， 且于各第一P型基体掺杂区122上形。
27、成一N型源极掺杂区128。其中，各N型源极掺杂区 128作为晶体管组件的一源极，且N型外延层116作为晶体管组件的一漏极，而邻近绝缘层 118的各第一P型基体掺杂区122则作为晶体管组件的一信道区。由此可知，各栅极导电层 120、绝缘层118、各第一P型基体掺杂区122、各N型源极掺杂区128以及N型外延层116 构成一晶体管组件130，且本实施例的晶体管组件130为一NMOSFET组件。但本发明的晶 体管组件130不限于此，亦可为其它类型的晶体管组件。此外，本发明形成第一P型基体掺 杂区122与第二P型基体掺杂区124以及形成N型重掺杂区126与各N型源极掺杂区128 的步骤不限分开形成，亦。
28、可同时形成第一P型基体掺杂区122、第二P型基体掺杂区124、N 型重掺杂区126以及N型源极掺杂区128。亦即，于P型离子注入工艺之后，直接进行N型 离子注入工艺，然后再进行一驱入工艺，以同时形成第一P型基体掺杂区122、第二P型基体 掺杂区124、N型重掺杂区126以及N型源极掺杂区128。另外，N型重掺杂区126的掺杂 剂量介于10 12 cm -2 至10 16 cm -2 之间，通过设置掺杂剂量高于N型外延层116的N型重掺杂区 126，可避免邻近第二焊垫区110的N型外延层116与第二P型基体掺杂区124所产生的空 乏区延伸至第二焊垫区110内，而影响到额外电容结构的运作。 003。
29、7 如图5所示，然后，进行一沉积工艺，例如：化学气相沉积(CVD)工艺，于N型半导 体基底102的上表面104覆盖一电容介电层132。接着，进行一沉积工艺以及一蚀刻与光 刻工艺，于电容介电层132上形成一导电层134，且导电层134从第二焊垫区110延伸至第 一焊垫区108的第二P型基体掺杂区124的上方，使第二焊垫区110的N型重掺杂区126、 电容介电层132以及导电层134构成一电容结构136。形成电容介电层132的材料可包括 例如氧化硅或氮化硅的氧化物或氮化物，且形成导电层134的材料可包括多晶硅材料，但 不以此为限。本发明形成电容介电层132的步骤不限于利用沉积工艺，亦可利用一热氧化。
30、 说 明 书CN 102446914 A CN 102446936 A 5/7页 9 (thermal oxidation)工艺来形成，或者亦可利用干式氧化工艺或湿式氧化工艺来形成氮 化硅(Si 3 N 4 )，或者形成氧化层/氮化硅/氧化层(ONO)等结构。由于电容介电层132作为 电容结构136的介电层，因此其厚度与介电常数关系着电容结构136的电容值大小，而电容 介电层132的厚度与介电常数又与形成电容介电层132的工艺温度与时间相关，所以本发 明可通过调整电容介电层132的材料、工艺温度与时间、电容介电层132的厚度以及导电层 134与N型重掺杂区126的重迭面积，来制作出所需电容结构。
31、136的电容值大小。以承受 30伏特的耐压为例，电容介电层132的厚度的范围可从200埃至3000埃。导电层134的厚 度可介于1000埃至8000埃之间。另外，由于电容介电层132是用于作为电容结构136的 介电层，因此并不限需延伸至晶体管组件130的上方，本发明的电容介电层132亦可仅与导 电层134切齐，以电性隔离导电层134与N型重掺杂区126。 0038 如图6所示，然后，进行一沉积工艺，全面性地于导电层134与电容介电层132上 覆盖一层间介电层138，例如硼磷硅玻璃(BPSG)或其它硅氧化物等材料所形成的介电层。 接着，进行一光刻与蚀刻工艺，于第一焊垫区108的层间介电层138与。
32、导电层134内形成一 第一接触洞140，并且同时于第一焊垫区108的层间介电层138以及电容介电层132内形成 至少一第二接触洞142以及一第三接触洞144。于本实施例中，第一接触洞140、第二接触 洞142以及第三接触洞144具有相同深度，且第一接触洞140贯穿层间介电层138以及导 电层134，并深及电容介电层132。第二接触洞142贯穿N型源极掺杂区128，以暴露出第一 P型基体掺杂区122，且第三接触洞144暴露出第二P型基体掺杂区124。然后，进行一P型 离子注入工艺与一驱入工艺，于所暴露出的各第一P型基体掺杂区122内形成一P型源极 接触掺杂区146，且于第二P型基体掺杂区124内。
33、形成一P型接触掺杂区148，其中P型源 极接触掺杂区146位于N型源极掺杂区128的下方。之后，于第一接触洞140内填入一第 一接触插塞150，于第二接触洞142内填入一第二接触插塞152，且于第三接触洞144内填 入一第三接触插塞154。此外，本发明的第一接触洞140并不限于与第二接触洞142以及 第三接触洞144同时形成，亦可形成于第二接触洞142与第三接触洞144之前或之后。并 且，本发明的第一接触洞140的深度亦可与第二接触洞142以及第三接触洞144不同，亦即 第一接触洞140可贯穿电容介电层132至接触到第二P型基体掺杂区124或仅深及导电层 134。 0039 如图7所示，最后，。
34、于第一焊垫区108的N型半导体基底102上覆盖一源极金属层 156，且于第二焊垫区110的N型半导体基底102上覆盖一栅极金属层158，其中源极金属层 156与栅极金属层158并未连接在一起，而彼此电性隔离。然后，再于N型半导体基底102 的下表面106形成一漏极金属层160。至此已完成本实施例的具有额外电容结构136的半 导体组件100。此外，形成源极金属层156、栅极金属层158与漏极金属层160的材料可为 如铝铜(AlCu)、铝硅铜(AlSiCu)、钛钨(TiW)、氮化钛(TiN)、钨等金属，但不以此为限。值 得说明的是，漏极金属层160形成于N型半导体基底102的下表面106，因此其步。
35、骤进行的 时间点并不限定于此，而可于其它适当的时间点进行，例如于N型半导体基底102的上表面 104工艺进行之前或之后进行。 0040 为了进一步清楚描述本实施例的半导体组件100的结构，请参考图8，并请一并参 考图7。图8为本发明半导体组件的上视示意图，其中图7为本发明第一实施例的半导体组 件沿着图8的AA线的剖面示意图。如图7与图8所示，源极金属层156覆盖于该第一焊 说 明 书CN 102446914 A CN 102446936 A 6/7页 10 垫区108的层间介电层138上，并与第一接触插塞150、第二接触插塞152以及第三接触插 塞154相接触，使源极金属层156不仅电性连接导。
36、电层134，亦电性连接至N型源极掺杂区 128，因此源极金属层156将电容结构136的一电极与晶体管组件130的源极电性连接在一 起，并作为源极焊垫，以用于电性连接至外界。第一焊垫区108的范围可由作为源极焊垫的 源极金属层156的大小来决定。并且，由各栅极导电层120、绝缘层118、各第一P型基体掺 杂区122、各N型源极掺杂区128以及N型外延层116所构成的晶体管组件130设于源极金 属层156的正下方，即位于源极金属层156与漏极金属层160间的N型半导体基底102内。 此外，栅极金属层158覆盖于第二焊垫区110的层间介电层138上，且电性连接至栅极导电 层120，以作为栅极焊垫，将。
37、栅极导电层120电性连接至外界。第二焊垫区110的范围可由 作为栅极焊垫的栅极金属层158的大小来决定。由N型重掺杂区126、电容介电层132以及 导电层134所构成的电容结构136位于栅极金属层158的正下方，即位于栅极金属层158 与漏极金属层160之间，并且层间介电层138设于导电层134上，用以将电容结构136与栅 极金属层158电性隔离。导电层134延伸至与源极金属层156部分重迭，以通过第一接触 插塞150将导电层134与源极金属层156电性连接在一起。此外，N型重掺杂区126位于 栅极金属层158正下方的N型半导体基底102内，使电容结构136位于栅极金属层158下 方，且N型重。
38、掺杂区136与N型外延层116相接触，使电容结构136的另一电极电性连接至 晶体管组件130的漏极。因此，电性连接于晶体管组件130的源极与漏极间的电容结构136 可作为晶体管组件130的缓冲电容(snubber capacitor)，并可根据所需的半导体组件100 的输出电容值来调整所需缓冲电容的电容值大小。漏极金属层160与N型半导体基底102 相接触，使漏极金属层160电性连接至晶体管组件130的漏极，而作为漏极焊垫。 0041 由此可知，本实施例将晶体管组件130以及额外电容结构136整合在N型半导体 基底102内，使本实施例半导体组件100的输出电容值得以增加，进而减低于关闭时的电压。
39、 脉冲，并减少关闭时的能量损耗。值得注意的是，本实施例的额外电容结构136位于栅极金 属层158下方，并未占据设于源极金属层156下方的晶体管组件130的设置空间，进一步有 效避免因额外电容结构136设置于源极金属层156下方所造成晶体管组件130的大小受到 限缩的问题。 0042 此外，本发明的晶体管组件并不限于上述的结构。请参考图9，图9为本发明第二 实施例的半导体组件沿着图8的AA线的剖面示意图。为了清楚比较第二实施例与第一实 施例的差异，第二实施例与第一时施例相同的组件使用相同标号，且相同结构的部分亦不 再赘述。如第9图所示，相较于第一实施例，本实施例的半导体组件200并未具有第一接触。
40、 插塞、第二接触插塞以及第三接触插塞，使源极金属层202直接填入层间介电层138中的第 一接触洞140、第二接触洞142以及第三接触洞144，以直接与N型源极掺杂区128、P型源 极接触掺杂区146、P型接触掺杂区148以及导电层134接触，以电性连接至电容结构136 的一端以及晶体管组件130的源极。 0043 综上所述，本发明制作半导体组件的方法是于制作晶体管组件的过程中同时制作 额外电容结构，以将晶体管组件与额外电容结构制作于同一半导体组件中，并使本发明半 导体组件的额外电容结构与晶体管组件电性连接至同一漏极金属层与源极金属层，进而增 加半导体组件的输出电容值。借此，于关闭时的电压脉冲可。
41、被降低，并减少关闭时的能量损 耗。并且，可通过调整额外电容结构的电容值来改变半导体组件的输出电容值。此外，本发 说 明 书CN 102446914 A CN 102446936 A 7/7页 11 明的半导体组件将由N型重掺杂区、电容介电层以及导电层所构成的额外电容结构设置在 栅极金属层正下方，使电容结构并未占据设于源极金属层下方的晶体管组件的设置空间， 进一步有效避免因设置额外电容结构而缩减晶体管组件的大小。 0044 以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修 饰，皆应属本发明的涵盖范围。 说 明 书CN 102446914 A CN 102446936 A 1/。
42、9页 12 图1 说 明 书 附 图CN 102446914 A CN 102446936 A 2/9页 13 图2 说 明 书 附 图CN 102446914 A CN 102446936 A 3/9页 14 图3 说 明 书 附 图CN 102446914 A CN 102446936 A 4/9页 15 图4 说 明 书 附 图CN 102446914 A CN 102446936 A 5/9页 16 图5 说 明 书 附 图CN 102446914 A CN 102446936 A 6/9页 17 图6 说 明 书 附 图CN 102446914 A CN 102446936 A 7/9页 18 图7 说 明 书 附 图CN 102446914 A CN 102446936 A 8/9页 19 图8 说 明 书 附 图CN 102446914 A CN 102446936 A 9/9页 20 图9 说 明 书 附 图CN 102446914 A 。