一种利用低速ADC实现25GSA/S数据采集电路及方法.pdf

摘要
申请专利号：	CN201110411207.4	申请日：	2011.12.12
公开号：	CN102437852A	公开日：	2012.05.02
当前法律状态：	撤回	有效性：	无权
法律详情：	发明专利申请公布后的视为撤回IPC(主分类):H03M 1/12申请公布日:20120502\|\|\|实质审查的生效IPC(主分类):H03M 1/12申请日:20111212\|\|\|公开
IPC分类号：	H03M1/12	主分类号：	H03M1/12
申请人：	江苏绿扬电子仪器集团有限公司
发明人：	印德荣; 吴财喜
地址：	212211 江苏省镇江市扬中市绿扬路88号
优先权：
专利代理机构：	上海海颂知识产权代理事务所(普通合伙) 31258	代理人：	何葆芳
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内容摘要

本发明公开了一种利用低速ADC实现2.5GSa/s数据采集电路及方法，包括ADC电路设计和采样时钟电路，所述ADC电路，采用ADC083000作为系统的AD转换芯片，所述ADC电路采用时间交替采样技术来提高系统的实时采样率，将N路AD转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟f均相同，且保持恒定的相位差，然后将N路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于1个AD转换器以采样时钟的N倍采样率进行数据采集。与现有低速ADC的使用方法相比较，采用并行交替采样技术，攻克了低速ADC进行高速采样的技术难关，极大的节约了成本，更好的适应电子技术的发展。

权利要求书

1：一种利用低速 ADC 实现2： 5GSa/s 数据采集电路及方法，包括 ADC 电路设计和采样时钟电路，特征在于：所述 ADC 电路采用 ADC083000 作为系统的 AD 转换芯片，所述 ADC 电路采用时间交替采样技术来提高系统的实时采样率，将 N 路 AD 转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟 f 均相同，且保持恒定的相位差，然后将 N 路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于 1 个 AD 转换器以采样时钟的 N 倍采样率进行数据采集；所述高速采样时钟电路包括 20MHz 有源晶振、 FPGA 内部锁相环、程控外部锁相环和控制模块时钟、 ADC、 LVDS 接收机、数据储存模拟时钟，所述 20MHz 有源晶振输出时钟通过 FPGA 的专用时钟输入脚进入 FPGA 内部锁相环，所述 FPGA 内部锁相环将生成后的参考时钟信号通过信号输出端与程控外部锁相环连通，所述控制模块对 FPSA 内部锁相环的信号进行采集，并输送到程控外部锁相环，所述程控外部锁相环时钟芯片的时钟信号输出端与 ADC 时钟信号采集端连通，所述 ADC 信号输出端通过 LVDS 接收机与数据储存模拟时钟连通。 2. 根据权利要求 1 所述的利用低速 ADC 实现 2.5GSa/s 数据采集电路及方法，其特征在于：所述程控外部锁相环选用 IDT 公司的 MPC92432 芯片，引脚是 LVCMOS 电平。

说明书

一种利用低速 ADC 实现 2.5GSa/s 数据采集电路及方法
    【技术领域】
     本发明涉及一种利用低速 ADC 实现 2.5GSa/s 数据采集电路及方法。背景技术目前随着数字化技术的发展，信号的还原的真实性越来越受到关注，示波器的采样率的要求也越来越高，但受到国外高速芯片出口的限制及成本的需要，通用示波器都在寻找另外一个出路，即保持低成本，又实现高速采样。
     发明内容
     针对上述现有技术存在的问题，本发明目的在于提供一种利用时间交替采样技术，通过 FPGA+ADC 实现数据的采集与存储工作，利用低速 ADC 实现 2.5GSa/s 数据采集电路及方法。
     为实现上述发明目的，本发明采用的技术方案如下：
     一种利用低速 ADC 实现 2.5GSa/s 数据采集电路及方法，包括 ADC 电路设计和采样时钟电路，所述 ADC 电路，采用 ADC083000 作为系统的 AD 转换芯片，所述 ADC 电路采用时间交替采样技术来提高系统的实时采样率，将 N 路 AD 转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟 f 均相同，且保持恒定的相位差，然后将 N 路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于 1 个 AD 转换器以采样时钟的 N 倍采样率进行数据采集；所述高速采样时钟电路包括 20MHz 有源晶振、 FPGA 内部锁相环、程控外部锁相环和控制模块时钟、 ADC、 LVDS 接收机、数据储存模拟时钟，所述 20MHz 有源晶振输出时钟通过 FPGA 的专用时钟输入脚进入 FPGA 内部锁相环，所述 FPGA 内部锁相环将生成后的参考时钟信号通过信号输出端与程控外部锁相环连通，所述控制模块对 FPSA 内部锁相环的信号进行采集，并输送到程控外部锁相环，所述程控外部锁相环时钟芯片的时钟信号输出端与 ADC 时钟信号采集端连通，所述 ADC 信号输出端通过 LVDS 接收机与数据储存模拟时钟连通；
     作为优选方案，所述程控外部锁相环选用 IDT 公司的 MPC92432 芯片，引脚是 LVCMOS 电平。
     与现有技术相比，本发明的有益效果是：采用并行交替采样技术，攻克了低速 ADC 进行高速采样的技术难关，极大的节约了成本，增大了低速 ADC 的使用范围，更好的适应社会的发展。附图说明
     图 1 为本发明实施例的串行控制时序图；图 2 为本发明实施例的 SPI 控制模块图；图 3 为本发明实施例的 ADC 串行控制时序仿真图；图 4 为本发明实施例的两路 AD 转换器并行交替采样时序图；图 5 为本发明实施例的 ADC 时钟设计框图。具体实施方式
     下面结合实施例和附图对本发明作进一步详细的说明。
     实施例
     作为本发明的一种实施方式，如图 1 至图 5 所示，本发明通过采用 FPGA+ADC 实现数据的采集与存储工作，主要由 ADC 电路、采样时钟电路和并行交替采样技术三个重点：
     1.ADC 电路
     本发明的 ADC 电路的数字系统最大采样率为 2.5GSa/s，垂直分辨率为 8bit，带宽 (-3dB) 为 200MHz。根据以上这些指标要求，选择国家半导体公司的 ADC083000 作为系统的 AD 转换芯片，它是一款低功耗、高性能的 CMOS 模数转换器。
     ADC083000 有两种控制模式，可以选择工作在任何一种控制模式下。标准控制模式较为简单，用户只需要控制几个引脚就可以进行配置；而扩展控制模式则需通过一个串口控制 ADC 六个内部寄存器的值来配置 ADC。这两种控制模式可以通过第 16 引脚 (FSR/ECE ：扩展控制使能 ) 来选择。本系统采用扩展控制模式配置 ADC 的工作状态，相对标准控制模式， SPI( 同步串行接口 ) 控制更方便、灵活，控制选项也更多。通过 SPI 控制可以选择单数据率时钟或者双数据率时钟，调节双数据率时钟的相位，调节采样时钟相位，调节满刻度范围等。图 1 是对 ADC 某一寄存器的 SPI 串行控制时序图。SPI 串行口由串行时钟输入口 SCLK，串行片选接口 /SCS 和串行数据输入口 SDATA 构成。通过串行接口访问寄存器的时候， /SCS 端必须保持低电平，同时 ADC 在 SCLK 的上升沿依次读入 SDATA 的 32 位数据。这组数据包括头码，寄存器地址码和寄存器数值。头码为固定的 000 0000 00001(11 个 0 和 1 个 1)，接下去的 4 位为寄存器的地址码，用来写入寄存器地址，最后的 16 位为写入这些地址上寄存器的数据，不同寄存器数据对应不同功能。
     SPI 三线串行接口和掉电模式等端口的电平都是 1.9V 的逻辑电平，不能直接与 FPGA 的 LVTTL 电平接口直接相连， FPGA 送出的控制信号必须在外部通过 SN74LVC541A 电平转换芯片进行电平转换后，控制 ADC 的相应管脚。
     ADC 的 SPI 控制模块如图 2 所示。由图分析可知，模块的控制字输入 adc_ data[19..0] 是由 4 位寄存器地址和 16 位控制数据共同组成的， clk1m 是 SPI 控制的发送时钟， load 信号是控制模块的发送使能信号。ADC 控制模块的输入端口 adc_data[19..0] 设置完成以后，将使能发送信号 load 置 ‘1’ ；控制模块的输出信号 SDATA， LE， SCLK 将会按照 ADC 芯片要求的串行控制时序发送相应的数据和同步时钟。
     图 3 是 ADC 串行控制时序仿真图，图中控制字 adc_data[19..0] 的端口数据 0x192FF 表示往 ADC 的 1 号地址寄存器写入 0x92FF。 ADC083000 的控制响应表现为：使能占空比稳定电路；选择单端输入作为数字时钟复位信号； ADC 采样数据输出和同步时钟选择 0 度相位关系；选择 1:4 数据输出模式；数据和同步时钟输出的差分电压幅度为 680mVpp。
     2、并行交替采样技术
     实时采样是按照采样时钟的时间间隔采样一个波形，当波形重建时，两个相邻波形点的时间间隔等于采样时钟周期。实时采样率是由 ADC 的 AD 转换速率决定的。高采样率
     的 ADC 虽然可以捕获更高频的信号，但是高采样率意味着更高的成本，而且高采样率的 ADC 芯片在市场上很难买到，这些都会极大地限制系统的开发。本发明最高实时采样率要求达到 2.5GSa/s，我们采用时间交替采样技术来提高系统的实时采样率。时间交替采样技术是一种 ADC 并行采样技术，它将 N 路 AD 转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟 f 均相同，且保持恒定的相位差，然后将 N 路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于 1 个 AD 转换器以采样时钟的 N 倍采样率进行数据采集，通过这种方式可以利用低采样率的 AD 转换器实现高速数据采集。
     图 4 是 ADC083000 是双通道 ADC 并行交替采样的例子，每个通道模数转换器的采样时钟都是 CLK，但两者的相位相差 180 度，即双通道 ADC 分别在 CLK 的上升沿和下降沿进行采样。每个通道模数转换器的实时采样率都为 1.25GSa/s，将采集到的波形数据按照采样的时间先后顺序重新排列起来，整个系统相当于以 2 倍采样时钟的采样率进行采样，达到 2.5GSa/s 的采样率
     3、采样时钟电路
     高速实时采样率意味着 ADC 需要稳定的高速采样时钟信号进行采样。采样时钟的分辨率和相位抖动是高速采集系统非常重要的指标，采样时钟的相位抖动将会导致非均匀采样的出现，而时钟分辨率太低将无法满足采集系统的要求。因此，获得高质量的采样时钟是高速数据采集系统的关键点和难点。
     高速采样时钟设计中，时钟抖动是时钟设计的关键。由采样时钟抖动引起的采样瞬间时间沿的不确定性，会造成 ADC 在采样点产生电压误差，本发明的采样时钟频率高达 1.25GHz，而且在采样时钟的上升沿和下降沿均进行 ADC 采样。为了避免时钟抖动造成 ADC 的动态范围下降，因此系统需要一个具有超低相位噪声的采样时钟，即需要一个低抖动的采样时钟。在最高 2.5GSa/S， 200M 带宽， 7Bit 有效位数要求下，高速 ADC 采样时钟的抖动应该在 10ps 的范围之内。因而我们选择的锁相环时钟芯片，通过 FPGA 的控制产生 ADC 采样所需要的高速采样时钟。
     ADC 采样时钟设计框图如图 5 所示，整个数字系统的时钟主要由 FPGA 内部锁相环与程控外部锁相环共同产生的， ADC 采样时钟的生成主要经过了 3 部分，具体实现方法是：首先将晶体振荡器的 20MHz 输出时钟通过 FPGA 内部锁相环的专用时钟输入脚提供给 FPGA 内部锁相环，作为 FPGA 的基本时钟；再利用 FPGA 内部锁相环的锁相和分频器产生内部各逻辑模块需要的相应时钟；然后将 FPGA 内部锁相环生成的外部锁相环参考时钟提供给程控外部锁相环，利用高精度的程控外部锁相环时钟芯片产生 ADC 的采样时钟信号。
     我们选用 IDT 公司的 MPC92432 芯片作为外部锁相环，它可以输出 21.25 ～ 1360MHz 范围内的时钟。本发明是通过 ADC 双通道并行交替采样实现最高 2.5GSa/s 的实时采样率，所以采样时钟最高需要达到 1.25GHz，设计中我们通过 FPGA 内部锁相环产生 16.0255MHz 的时钟，然后送入程控外部锁相环，控制锁相环 78 倍频产生 1.25G 的采样时钟。为了更准确的提供系统其他时基档位所需要的时钟，我们又通过 FPGA 内部锁相环产生 16MHz 时钟送入程控外部锁相环，再控制锁相环的倍频比实现所需的其他 800MHz ～ 1.6GHz 的采样时钟。
     MPC92432 时钟芯片的控制引脚是 LVCMOS 电平，可以不经过电平转换直接与 FPGA 管脚相连。它的时钟输出是差分 PECL 电平，属于 ADC 采样时钟的电平范围。数据采集系统的采样时钟电路不需要进行电平转换，可以避免电平转换可能带入的信号干扰。MPC92432 的时钟抖动小于等于 10ps，满足整个系统高速数据采集的要求。

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1、(10)申请公布号 CN 102437852 A (43)申请公布日 2012.05.02 C N 1 0 2 4 3 7 8 5 2 A *CN102437852A* (21)申请号 201110411207.4 (22)申请日 2011.12.12 H03M 1/12(2006.01) (71)申请人江苏绿扬电子仪器集团有限公司地址 212211 江苏省镇江市扬中市绿扬路 88号 (72)发明人印德荣吴财喜 (74)专利代理机构上海海颂知识产权代理事务所(普通合伙) 31258 代理人何葆芳 (54) 发明名称一种利用低速ADC实现2.5GSa/s数据采集电路及方法 (57) 摘。

2、要本发明公开了一种利用低速ADC实现 2.5GSa/s数据采集电路及方法，包括ADC电路设计和采样时钟电路，所述ADC电路，采用 ADC083000作为系统的AD转换芯片，所述ADC电路采用时间交替采样技术来提高系统的实时采样率，将N路AD转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟f均相同，且保持恒定的相位差，然后将N路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于1个AD转换器以采样时钟的N倍采样率进行数据采集。与现有低速ADC的使用方法相比较，采用并行交替采样技术，攻克了低速ADC进行高速采样的技术难关，极大的节约了成本，更好的适应电。

3、子技术的发展。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 1 页说明书 4 页附图 2 页 CN 102437860 A 1/1页 2 1.一种利用低速ADC实现2.5GSa/s数据采集电路及方法，包括ADC电路设计和采样时钟电路，特征在于：所述ADC电路采用ADC083000作为系统的AD转换芯片，所述ADC电路采用时间交替采样技术来提高系统的实时采样率，将N路AD转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟f均相同，且保持恒定的相位差，然后将N路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于1个。

4、AD转换器以采样时钟的N 倍采样率进行数据采集；所述高速采样时钟电路包括20MHz有源晶振、FPGA内部锁相环、程控外部锁相环和控制模块时钟、ADC、LVDS接收机、数据储存模拟时钟，所述20MHz有源晶振输出时钟通过FPGA 的专用时钟输入脚进入FPGA内部锁相环，所述FPGA内部锁相环将生成后的参考时钟信号通过信号输出端与程控外部锁相环连通，所述控制模块对FPSA内部锁相环的信号进行采集，并输送到程控外部锁相环，所述程控外部锁相环时钟芯片的时钟信号输出端与ADC时钟信号采集端连通，所述ADC信号输出端通过LVDS接收机与数据储存模拟时钟连通。 2.根据权利要求1所述的利用低速AD。

5、C实现2.5GSa/s数据采集电路及方法，其特征在于：所述程控外部锁相环选用IDT公司的MPC92432芯片，引脚是LVCMOS电平。权利要求书CN 102437852 A CN 102437860 A 1/4页 3 一种利用低速 ADC 实现 2.5GSa/s 数据采集电路及方法技术领域 0001 本发明涉及一种利用低速ADC实现2.5GSa/s数据采集电路及方法。背景技术 0002 目前随着数字化技术的发展，信号的还原的真实性越来越受到关注，示波器的采样率的要求也越来越高，但受到国外高速芯片出口的限制及成本的需要，通用示波器都在寻找另外一个出路，即保持低成本，又实现高速。

6、采样。发明内容 0003 针对上述现有技术存在的问题，本发明目的在于提供一种利用时间交替采样技术，通过FPGA+ADC实现数据的采集与存储工作，利用低速ADC实现2.5GSa/s数据采集电路及方法。 0004 为实现上述发明目的，本发明采用的技术方案如下： 0005 一种利用低速ADC实现2.5GSa/s数据采集电路及方法，包括ADC电路设计和采样时钟电路，所述ADC电路，采用ADC083000作为系统的AD转换芯片，所述ADC电路采用时间交替采样技术来提高系统的实时采样率，将N路AD转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟f均相同，且保持恒定的相位差，然后将N。

7、路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于1个AD转换器以采样时钟的N倍采样率进行数据采集；所述高速采样时钟电路包括20MHz有源晶振、FPGA内部锁相环、程控外部锁相环和控制模块时钟、ADC、LVDS接收机、数据储存模拟时钟，所述20MHz有源晶振输出时钟通过FPGA的专用时钟输入脚进入FPGA内部锁相环，所述FPGA内部锁相环将生成后的参考时钟信号通过信号输出端与程控外部锁相环连通，所述控制模块对FPSA内部锁相环的信号进行采集，并输送到程控外部锁相环，所述程控外部锁相环时钟芯片的时钟信号输出端与ADC时钟信号采集端连通，所述ADC信号输出端通过LVDS接。

8、收机与数据储存模拟时钟连通； 0006 作为优选方案，所述程控外部锁相环选用IDT公司的MPC92432芯片，引脚是 LVCMOS电平。 0007 与现有技术相比，本发明的有益效果是：采用并行交替采样技术，攻克了低速ADC 进行高速采样的技术难关，极大的节约了成本，增大了低速ADC的使用范围，更好的适应社会的发展。附图说明 0008 图1为本发明实施例的串行控制时序图； 0009 图2为本发明实施例的SPI控制模块图； 0010 图3为本发明实施例的ADC串行控制时序仿真图； 0011 图4为本发明实施例的两路AD转换器并行交替采样时序图；说明书CN 102437852 A CN 。

9、102437860 A 2/4页 4 0012 图5为本发明实施例的ADC时钟设计框图。具体实施方式 0013 下面结合实施例和附图对本发明作进一步详细的说明。 0014 实施例 0015 作为本发明的一种实施方式，如图1至图5所示，本发明通过采用FPGA+ADC实现数据的采集与存储工作，主要由ADC电路、采样时钟电路和并行交替采样技术三个重点： 0016 1.ADC电路 0017 本发明的ADC电路的数字系统最大采样率为2.5GSa/s，垂直分辨率为8bit，带宽 (-3dB)为200MHz。根据以上这些指标要求，选择国家半导体公司的ADC083000作为系统的 AD转换芯片，它是一款低。

10、功耗、高性能的CMOS模数转换器。 0018 ADC083000有两种控制模式，可以选择工作在任何一种控制模式下。标准控制模式较为简单，用户只需要控制几个引脚就可以进行配置；而扩展控制模式则需通过一个串口控制ADC六个内部寄存器的值来配置ADC。这两种控制模式可以通过第16引脚(FSR/ECE：扩展控制使能)来选择。本系统采用扩展控制模式配置ADC的工作状态，相对标准控制模式，SPI(同步串行接口)控制更方便、灵活，控制选项也更多。通过SPI控制可以选择单数据率时钟或者双数据率时钟，调节双数据率时钟的相位，调节采样时钟相位，调节满刻度范围等。 0019 图1是对ADC某一寄存器的S。

11、PI串行控制时序图。SPI串行口由串行时钟输入口 SCLK，串行片选接口/SCS和串行数据输入口SDATA构成。通过串行接口访问寄存器的时候， /SCS端必须保持低电平，同时ADC在SCLK的上升沿依次读入SDATA的32位数据。这组数据包括头码，寄存器地址码和寄存器数值。头码为固定的000 0000 00001(11个0和1个 1)，接下去的4位为寄存器的地址码，用来写入寄存器地址，最后的16位为写入这些地址上寄存器的数据，不同寄存器数据对应不同功能。 0020 SPI三线串行接口和掉电模式等端口的电平都是1.9V的逻辑电平，不能直接与 FPGA的LVTTL电平接口直接相连，FPGA送出。

12、的控制信号必须在外部通过SN74LVC541A电平转换芯片进行电平转换后，控制ADC的相应管脚。 0021 ADC的SPI控制模块如图2所示。由图分析可知，模块的控制字输入adc_ data190是由4位寄存器地址和16位控制数据共同组成的，clk1m是SPI控制的发送时钟，load信号是控制模块的发送使能信号。ADC控制模块的输入端口adc_data190 设置完成以后，将使能发送信号load置1；控制模块的输出信号SDATA，LE，SCLK将会按照ADC芯片要求的串行控制时序发送相应的数据和同步时钟。 0022 图3是ADC串行控制时序仿真图，图中控制字adc_data190的端口数。

13、据 0x192FF表示往ADC的1号地址寄存器写入0x92FF。ADC083000的控制响应表现为：使能占空比稳定电路；选择单端输入作为数字时钟复位信号；ADC采样数据输出和同步时钟选择0 度相位关系；选择1:4数据输出模式；数据和同步时钟输出的差分电压幅度为680mVpp。 0023 2、并行交替采样技术 0024 实时采样是按照采样时钟的时间间隔采样一个波形，当波形重建时，两个相邻波形点的时间间隔等于采样时钟周期。实时采样率是由ADC的AD转换速率决定的。高采样率说明书CN 102437852 A CN 102437860 A 3/4页 5 的ADC虽然可以捕获更高频的信号，但是。

14、高采样率意味着更高的成本，而且高采样率的ADC 芯片在市场上很难买到，这些都会极大地限制系统的开发。本发明最高实时采样率要求达到2.5GSa/s，我们采用时间交替采样技术来提高系统的实时采样率。时间交替采样技术是一种ADC并行采样技术，它将N路AD转换器在电路中对同一个模拟信号进行采样，每个转换器的采样时钟f均相同，且保持恒定的相位差，然后将N路数据输出按照采样时钟相位的先后顺序重新排列得到的数据，等效于1个AD转换器以采样时钟的N倍采样率进行数据采集，通过这种方式可以利用低采样率的AD转换器实现高速数据采集。 0025 图4是ADC083000是双通道ADC并行交替采样的例子，每个。

15、通道模数转换器的采样时钟都是CLK，但两者的相位相差180度，即双通道ADC分别在CLK的上升沿和下降沿进行采样。每个通道模数转换器的实时采样率都为1.25GSa/s，将采集到的波形数据按照采样的时间先后顺序重新排列起来，整个系统相当于以2倍采样时钟的采样率进行采样，达到 2.5GSa/s的采样率 0026 3、采样时钟电路 0027 高速实时采样率意味着ADC需要稳定的高速采样时钟信号进行采样。采样时钟的分辨率和相位抖动是高速采集系统非常重要的指标，采样时钟的相位抖动将会导致非均匀采样的出现，而时钟分辨率太低将无法满足采集系统的要求。因此，获得高质量的采样时钟是高速数据采集系统的。

16、关键点和难点。 0028 高速采样时钟设计中，时钟抖动是时钟设计的关键。由采样时钟抖动引起的采样瞬间时间沿的不确定性，会造成ADC在采样点产生电压误差，本发明的采样时钟频率高达 1.25GHz，而且在采样时钟的上升沿和下降沿均进行ADC采样。为了避免时钟抖动造成ADC 的动态范围下降，因此系统需要一个具有超低相位噪声的采样时钟，即需要一个低抖动的采样时钟。在最高2.5GSa/S，200M带宽，7Bit有效位数要求下，高速ADC采样时钟的抖动应该在10ps的范围之内。因而我们选择的锁相环时钟芯片，通过FPGA的控制产生ADC采样所需要的高速采样时钟。 0029 ADC采样时钟设计框图如图。

17、5所示，整个数字系统的时钟主要由FPGA内部锁相环与程控外部锁相环共同产生的，ADC采样时钟的生成主要经过了3部分，具体实现方法是：首先将晶体振荡器的20MHz输出时钟通过FPGA内部锁相环的专用时钟输入脚提供给FPGA 内部锁相环，作为FPGA的基本时钟；再利用FPGA内部锁相环的锁相和分频器产生内部各逻辑模块需要的相应时钟；然后将FPGA内部锁相环生成的外部锁相环参考时钟提供给程控外部锁相环，利用高精度的程控外部锁相环时钟芯片产生ADC的采样时钟信号。 0030 我们选用IDT公司的MPC92432芯片作为外部锁相环，它可以输出21.25 1360MHz范围内的时钟。本发明是通过A。

18、DC双通道并行交替采样实现最高2.5GSa/s的实时采样率，所以采样时钟最高需要达到1.25GHz，设计中我们通过FPGA内部锁相环产生 16.0255MHz的时钟，然后送入程控外部锁相环，控制锁相环78倍频产生1.25G的采样时钟。为了更准确的提供系统其他时基档位所需要的时钟，我们又通过FPGA内部锁相环产生 16MHz时钟送入程控外部锁相环，再控制锁相环的倍频比实现所需的其他800MHz1.6GHz 的采样时钟。 0031 MPC92432时钟芯片的控制引脚是LVCMOS电平，可以不经过电平转换直接与FPGA 管脚相连。它的时钟输出是差分PECL电平，属于ADC采样时钟的电平范围。数据采集系统说明书CN 102437852 A CN 102437860 A 4/4页 6 的采样时钟电路不需要进行电平转换，可以避免电平转换可能带入的信号干扰。MPC92432 的时钟抖动小于等于10ps，满足整个系统高速数据采集的要求。说明书CN 102437852 A CN 102437860 A 1/2页 7 图1 图2 图3 说明书附图CN 102437852 A CN 102437860 A 2/2页 8 图4 图5 说明书附图CN 102437852 A 。

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