半导体器件及制造半导体器件的方法 【技术领域】
此处所讨论的实施例涉及一种半导体器件及一种制造半导体器件的方法。背景技术 随着半导体器件的小型化与高集成化， 因沟道杂质的统计波动而引起的晶体管的 阈值电压的波动变得非常显著。阈值电压是决定晶体管性能的重要参数之一， 为了制造高 性能及高可靠性的半导体器件， 降低因杂质的统计波动而引起的阈值电压的波动是很重要 的。
作为降低因统计波动而引起的阈值电压的波动的一种技术， 提出了在具有陡峭的 (steep) 杂质浓度分布的高掺杂沟道杂质层上形成非掺杂外延硅层的技术。
下述是相关实例 ： 美国专利第 6,482,714 号 ； 美国专利公布第 2009/0108350 号 ； A.Asenov 于 IEEE《Transactions on Electron Devices》 1999 年第 46 卷第 8 期第 1718 页发表的 “Suppression of Random Dopant-Induced Threshold Voltage Fluctuations In Sub-0.1-μm MOSFET’ s with Epitaxial and δ-doped Channels” ； Woo-Hyeong Lee 于 《Microelectron.Reliab.1997 年 第 37 卷 第 9 号 期 1309-1314 页 发 表 的 “MOS Device Structure D evelopment for ULSI ： Low Power/High Speed Operation” ； 以及 A.Hokazono etal. 于 IEDM09-673 发 表 的 “Steep Channel Profiles in n/pMOS Controlled by Boron-Doped Si ： C Layers for Continual Bulk-CMOS Scaling” 。
用于在半导体器件制造工艺中结合上述提到的技术的方法还没有具体地提出来。 例如， 当上述提到的技术被应用至制造包括低电压晶体管及高电压晶体管的半导体器件的 方法中时会出现新的问题， 而这些问题的解决手段还没有被具体地讨论出来。
发明内容 因此， 实施例的一个方案的目的是提供一种半导体器件及一种制造半导体器件的 方法， 其满足低电压晶体管和高电压晶体管两者的需要， 且能够实现高性能及高可靠性。
根据实施例的一个方案， 提供了一种制造半导体器件的方法， 包括 ： 利用暴露出第 一区域的第一掩模， 在半导体衬底的所述第一区域中离子注入第一导电类型的第一杂质 ； 利用暴露出第二区域的第二掩模， 在所述半导体衬底的所述第二区域中离子注入所述第一 导电类型的第二杂质， 所述第二杂质的扩散常数小于所述第一杂质或者小于所述第一杂质 和抑制所述第一杂质扩散的第三杂质 ； 激活所述第一杂质和所述第二杂质， 以在所述第一 区域中形成第一杂质层， 并且在所述第二区域中形成第二杂质层 ； 在形成有所述第一杂质 层和所述第二杂质层的所述半导体衬底上方外延生长半导体层 ； 在所述第一区域和所述第 二区域中的所述半导体层上方形成第一栅极绝缘膜 ； 利用暴露出所述第二区域的第三掩 模， 除去所述第二区域中的所述第一栅极绝缘膜 ； 在所述第二区域中的所述半导体层上方 形成比所述第一栅极绝缘膜薄的第二栅极绝缘膜 ； 以及在所述第一栅极绝缘膜上方形成第 一栅电极， 并且在所述第二栅极绝缘膜上方形成第二栅电极。
根据实施例的另一个方案， 提供了一种制造半导体器件的方法， 包括 ： 利用暴露出 第一区域的第一掩模， 在半导体衬底的所述第一区域中离子注入第一杂质 ； 利用暴露出第 二区域的第二掩模， 在所述半导体衬底的所述第二区域中离子注入与所述第一杂质的导电 类型相同的第二杂质 ； 利用暴露出第三区域的第三掩模， 在所述半导体衬底的所述第三区 域中离子注入与所述第一杂质的导电类型相反的第三杂质 ； 利用暴露出第四区域的第四掩 模， 在所述半导体衬底的所述第四区域中离子注入与所述第一杂质的导电类型相反的第四 杂质 ； 激活所述第一杂质、 所述第二杂质、 所述第三杂质和所述第四杂质， 以在所述第一区 域中形成第一杂质层， 在所述第二区域中形成第二杂质层， 在所述第三区域中形成第三杂 质层， 并且在所述第四区域中形成第四杂质层 ； 在形成有所述第一杂质层、 所述第二杂质 层、 所述第三杂质层和所述第四杂质层的所述半导体衬底上方外延生长半导体层 ； 在所述 第一区域、 所述第二区域、 所述第三区域和所述第四区域中的所述半导体层上方形成第一 栅极绝缘膜 ； 利用暴露出所述第二区域和所述第四区域的第五掩模， 除去所述第二区域和 所述第四区域中的所述第一栅极绝缘膜 ； 在所述第二区域和所述第四区域中的所述半导体 层上方形成比所述第一栅极绝缘膜薄的第二栅极绝缘膜 ； 在所述第一区域中的所述第一栅 极绝缘膜上方形成第一栅电极， 在所述第二区域中的所述第二栅极绝缘膜上方形成第二栅 电极， 在所述第三区域中的所述第一栅极绝缘膜上方形成第三栅电极， 并且在所述第四区 域中的所述第二栅极绝缘膜上方形成第四栅电极。 根据实施例的再一个方案， 提供了一种半导体器件， 包括 ： 第一晶体管， 包括 ： 第 一杂质层， 形成在半导体衬底的第一区域中并且包含硼 ； 第一外延半导体层， 形成在所述第 一杂质层上方 ； 第一栅极绝缘膜， 形成在所述第一外延半导体层上方 ； 第一栅电极， 形成在 所述第一栅极绝缘膜上方 ； 以及第一源极区 / 漏极区， 形成在所述第一区域内的所述第一 外延半导体层和所述半导体衬底中 ； 以及第二晶体管， 包括 ： 第二杂质层， 形成在所述半导 体衬底的第二区域中并且包含硼和碳 ； 第二外延半导体层， 形成在所述第二杂质层上方 ； 第二栅极绝缘膜， 形成在所述第二外延半导体层上方， 并且比所述第一栅极绝缘膜薄 ； 第二 栅电极， 形成在所述第二栅极绝缘膜上方 ； 以及第二源极区 / 漏极区， 形成在所述第二区域 内的所述第二外延半导体层和所述半导体衬底中 ； 第三晶体管， 包括 ： 第三杂质层， 形成在 所述半导体衬底的第三区域中并且包含磷 ； 第三外延半导体层， 形成在所述第三杂质层上 方； 第三栅极绝缘膜， 形成在所述第三外延半导体层上方， 并且膜厚度等于所述第一栅极绝 缘膜的膜厚度 ； 第三栅电极， 形成在所述第三栅极绝缘膜上方 ； 以及第三源极区 / 漏极区， 形成在所述第三区域内的所述第三外延半导体层和所述半导体衬底中 ； 以及第四晶体管， 包括 ： 第四杂质层， 形成在所述半导体衬底的第四区域中并且包含砷或者锑 ； 第四外延半 导体层， 形成在所述第四杂质层上方 ； 第四栅极绝缘膜， 形成在所述第四外延半导体层上 方， 并且膜厚度等于所述第二栅极绝缘膜的膜厚度 ； 第四栅电极， 形成在所述第四栅极绝缘 膜上方 ； 以及第四源极区 / 漏极区， 形成在所述第四区域内的所述第四外延半导体层和所 述半导体衬底中。
附图说明
图 1 和图 2 是示出根据第一实施例的半导体器件的结构的概略剖视图 ； 图 3 至图 19 是示出根据该第一实施例的半导体器件的制造方法的剖视图 ；图 20 至图 23 是示出根据第二实施例的半导体器件的制造方法的剖视图 ；
图 24A 至图 24B、 图 25A 至图 25B 和图 26A 至图 26B 是示出根据第一参考实例的半 导体器件的制造方法的剖视图 ； 以及
图 27A 至图 27B、 图 28A 至图 28B、 图 29A 至图 29B、 图 30A 至图 30B、 图 31A 至图 31B 和图 32 是示出根据第二参考实例的半导体器件的制造方法的剖视图。 具体实施方式
[ 第一实施例 ]
将参照图 1 至图 19 来描述根据第一实施例的半导体器件及制造半导体器件的方 法。
图 1 和图 2 是示出根据本实施例的半导体器件的结构的概略剖视图。图 3 至图 19 是示出根据本实施例的半导体器件的制造方法的剖视图。
首先， 将参照图 1 和图 2 来描述根据本实施例的半导体器件的结构。
在 硅 衬 底 10 上 方， 形 成 低 压 NMOS 晶 体 管 (LV NMOS) 和 低 压 PMOS 晶 体 管 (LV PMOS)， 高压 NMOS 晶体管 (HV NMOS) 和高压 PMOS 晶体管 (HV PMOS)。低压晶体管主要用于 需要高速运行的电路单元中。 高压晶体管用于施加了高压的电路单元 ( 例如 3.3V I/O 等 ) 中。 低压 NMOS 晶体管 (LV NMOS) 形成在硅衬底 10 的低压 NMOS 晶体管形成区域 16 内。
在低压 NMOS 晶体管形成区域 16 内的硅衬底 10 中， 形成 p- 阱 20 和 p- 型高掺杂 杂质层 22。在 p- 型高掺杂杂质层 22 上方， 形成在硅衬底 10 上外延生长的硅层 48。在硅 层 48 上方， 形成栅极绝缘膜 64a。在栅极绝缘膜 64a 上方， 形成栅电极 66。在栅电极 66 两 侧的硅层 48 和硅衬底 10 中， 形成源极区 / 漏极区 78。因此， 形成了低压 NMOS 晶体管 (LV NMOS)。
低压 PMOS 晶体管 (LV PMOS) 形成在硅衬底 10 的低压 PMOS 晶体管形成区域 24 内。
在低压 PMOS 晶体管形成区域 24 内的硅衬底 10 中， 形成 n- 阱 28 和 n- 型高掺杂 杂质层 30。在 n- 型高掺杂杂质层 30 上方， 形成在硅衬底 10 上外延生长的硅层 48。在硅 层 48 上方， 形成栅极绝缘膜 64a。在栅极绝缘膜 64a 上方， 形成栅电极 66。在栅电极 66 两 侧的硅层 48 和硅衬底 10 中， 形成源极区 / 漏极区 80。因此， 形成了低压 PMOS 晶体管 (LV PMOS)。
高压 NMOS 晶体管 (HV NMOS) 形成在硅衬底 10 的高压 NMOS 晶体管形成区域 32 内。
在高压 NMOS 晶体管形成区域 32 内的硅衬底 10 中， 形成 p- 阱 36 和 p- 型杂质层 38。为了提高结击穿电压， p- 型杂质层 38 相比于低压 NMOS 晶体管的 p- 型高掺杂杂质层 22 具有低浓度与平缓 (gradual) 的杂质分布。在 p- 型杂质层 38 上方， 形成在硅衬底 10 上 外延生长的硅层 48。在硅层 48 上方， 形成比低压晶体管的栅极绝缘膜 64a 厚的栅极绝缘 膜 60a。在栅极绝缘膜 60a 上方， 形成栅电极 66。在栅电极 66 两侧的硅层 48 和硅衬底 10 中， 形成源极区 / 漏极区 78。因此， 形成了高压 NMOS 晶体管 (HV NMOS)。
高压 PMOS(HV PMOS) 晶体管形成在硅衬底 10 的高压 PMOS 晶体管形成区域 40 内。
在高压 PMOS 晶体管形成区域 40 内的硅衬底 10 中， 形成 n- 阱 44 和 n- 型杂质层 46。为了提高结击穿电压， n- 型杂质层 46 相比于低压 PMOS 晶体管的 n- 型高掺杂杂质层
30 具有较低浓度与平缓的杂质分布。在 n- 型杂质层 46 上方， 形成在硅衬底 10 上外延生长 的硅层 48。在硅层 48 上方， 形成比低压晶体管的栅极绝缘膜 64a 厚的栅极绝缘膜 60a。在 栅极绝缘膜 60a 上方， 形成栅电极 66。在栅电极 66 两侧的硅层 48 和硅衬底 10 中， 形成源 极区 / 漏极区 80。因此， 形成了高压 PMOS 晶体管 (HV PMOS)。
在各晶体管的栅电极 66 和源极区 / 漏极区 78、 80 上方， 形成金属硅化物膜 84。
在上面形成有四种晶体管的硅衬底 10 上方， 形成层间绝缘膜 86。在层间绝缘膜 86 中， 埋藏连接至各晶体管的接触塞 88。互连件 90 被连接至接触塞 88。
如上所述， 根据本实施例的半导体器件包括两种低压晶体管和两种高压晶体管。
如图 2 所示， 低压晶体管均包括 ： 沟道区域 106， 具有陡峭的杂质浓度分布的高掺 杂杂质层 108， 以及在高掺杂杂质层 108 上外延生长的非掺杂硅层 110。这种晶体管结构对 于抑制因杂质的统计波动而引起的晶体管的阈值电压波动是很有效的。 为了抑制阈值电压 波动， 高掺杂杂质层 108 的杂质浓度分布陡峭很重要。
为了实现陡峭的杂质浓度分布， 在低压 NMOS 晶体管的高掺杂杂质层 22 中， 注入作 为受主杂质 (acceptor impurity) 的硼和用于防止硼扩散的碳。在低压 PMOS 晶体管的高 掺杂杂质层 30 中， 注入扩散常数低的砷或者锑作为施主杂质 (donor impurity)。 另一方面， 当高压 NMOS 晶体管的杂质层 46 和高压 PMOS 晶体管的杂质层 46 被高 掺杂并且具有陡峭的杂质分布时， 结击穿电压和热载流子抗扰度 (hot carrier immunity) 降低。因此， 在高压 NMOS 晶体管的杂质层 38 中， 注入硼作为受主杂质， 而没有注入具有防 止扩散功能的碳。在高压 PMOS 晶体管的杂质层 46 中， 注入扩散常数大于砷和锑的磷。因 此， 杂质层 38 和杂质层 46 相比于 p- 型高掺杂杂质层 22 和 n- 型高掺杂杂质层 30 具有较 低浓度与平缓的杂质分布。
接着， 将参照图 3 至图 19 来描述根据本实施例的半导体器件的制造方法。
首先， 通过光刻和蚀刻， 在硅衬底 10 的、 除将要形成产品的区域外的区域中 ( 例如 划线区域 ) 形成将要用作用于掩模对准的标记的沟槽 12。
在根据本实施例的制造半导体器件的方法中， 在形成器件隔离绝缘膜 58 之前， 形 成阱和沟道杂质层。在形成器件隔离绝缘膜 58 之前所进行的光刻工艺中 ( 例如用于形成 阱和沟道杂质层的光刻工艺 )， 沟槽 12 用作用于掩模对准的标记。
在形成器件隔离绝缘膜 58 之前形成阱和沟道杂质层， 以抑制在除去氧化硅膜 14、 52、 60 时器件隔离绝缘膜 58 的膜厚度减小 ( 参照后述第一参考实例 )。
接着， 在硅衬底 10 的整个表面上方， 例如， 通过热氧化法形成氧化硅膜 14 作为硅 衬底 10 的表面的保护膜 ( 参见图 3)。
接着， 通过光刻， 形成暴露出低压 NMOS 晶体管形成区域 16 并且覆盖其余区域的光 致抗蚀剂膜 18。为了用于光刻的对准， 沟槽 12 被用作对准标记。
接着， 使用光致抗蚀剂膜 18 作为掩模进行离子注入， 以在低压 NMOS 晶体管形成区 域 16 内形成 p- 阱 20 和 p- 型高掺杂杂质层 22( 参见图 4)。
例如， 通过在 150keV 加速能量与 7.5×1012cm-2 剂量的条件下分别沿相对于基板的 法线方向倾斜的四个方向注入硼离子 (B+)， 以形成 p- 阱 20。例如， 分别通过在 50keV 加速 14 -2 + 能量与 5×10 cm 的条件下注入锗离子 (Ge )、 在 3keV 加速能量与 3×1014cm-2 的条件下注 入碳离子 (C+)、 以及在 2keV 加速能量与 3×1013cm-2 的条件下注入硼离子 (B+)， 以形成 p- 型
高掺杂杂质层 22。锗用来使硅衬底 10 非结晶从而防止硼离子的沟道效应， 并且使硅衬底 10 非结晶以增加在晶格点处定位碳的概率。 位于晶格点处的碳用来抑制硼的扩散。 有鉴于 此， 优选地， 在碳和硼之前离子注入锗， 并且在 p- 型高掺杂杂质层 22 之前形成 p- 阱 20。
接着， 例如， 通过灰化法， 除去光致抗蚀剂膜 18。
然后， 通过光刻， 形成暴露出低压 PMOS 晶体管形成区域 24 并且覆盖其余区域的光 致抗蚀剂膜 26。为了用于光刻的对准， 沟槽 12 被用作对准标记。
接着， 用光致抗蚀剂膜 26 作为掩模， 进行离子注入， 以在硅衬底 10 的低压 PMOS 晶 体管形成区域 24 内形成 n- 阱 28 和 n- 型高掺杂杂质层 30( 参见图 5)。
例如， 通过在 360keV 加速能量与 7.5×1012cm-2 剂量的条件下分别沿相对于基 板的法线方向倾斜的四个方向注入磷离子 (P+)， 以及在 80keV 加速能量与 6×1012cm-2 剂 量 的 条 件 下 注 入 砷 离 子 (As+)， 以 形 成 n- 阱 28。 例 如， 通 过 在 6keV 加 速 能 量 与 13 -2 2×10 cm 剂量的条件下注入砷离子， 或者在 20keV-50keV 加速能量 ( 例如 20keV) 与 13 -2 13 -2 0.5×10 cm -2.0×10 cm 剂量 ( 例如 1.5×1013cm-2) 的条件下注入锑离子 (Sb+)， 以形成 n- 型高掺杂杂质层 30。
接着， 例如， 通过灰化法， 除去光致抗蚀剂膜 26。
然后， 通过光刻， 形成暴露出高压 NMOS 晶体管形成区域 32 并且覆盖其余区域的光 致抗蚀剂膜 34。为了用于光刻的对准， 沟槽 12 被用作对准标记。
接着， 用光致抗蚀剂膜 34 作为掩模， 进行离子注入， 以在硅衬底 10 的高压 NMOS 晶 体管形成区域 32 内形成 p- 阱 36 和 p- 型杂质层 38( 参见图 6)。
例如， 通过在 150keV 加速能量与 7.5×1012cm-2 剂量的条件下分别沿相对于基板 的法线方向倾斜的四个方向注入硼离子， 以形成 p- 阱 36。例如， 通过在 2keV 加速能量与 12 -2 5×10 cm 剂量的条件下注入硼离子， 以形成 p- 型杂质层 38。在高压 NMOS 晶体管中， 鉴于 使沟道区域的杂质浓度分布平缓从而提高结击穿电压和热载流子抗扰度的考虑， 既不离子 注入碳也不离子注入锗。
接着， 例如， 通过灰化法， 除去光致抗蚀剂膜 34。
接着， 通过光刻， 形成暴露出高压 PMOS 晶体管形成区域 40 并且覆盖其余区域的光 致抗蚀剂膜 42。为了用于光刻的对准， 沟槽 12 被用作对准标记。
接着， 用光致抗蚀剂膜 42 作为掩模， 进行离子注入， 以在硅衬底 10 的高压 PMOS 晶 体管形成区域 40 内形成 n- 阱 44 和 n- 型杂质层 46( 参见图 7)。
例如， 通过在 360keV 加速能量与 7.5×1012cm-2 剂量下分别沿相对于基板的法线方 向倾斜的四个方向注入磷离子， 以形成 n- 阱 44。例如， 通过在 2keV 加速能量与 5×1012cm-2 剂量下注入磷离子， 以形成 n- 型杂质层 46。在高压 PMOS 晶体管中， 鉴于使沟道区域的杂 质浓度分布平缓从而提高结击穿电压和热载流子抗扰度的考虑， 离子注入磷以替代砷或者 锑。
接着， 例如， 通过灰化法， 除去光致抗蚀剂膜 42。
接着， 在惰性环境气氛下进行热处理， 以补偿当激活所注入的杂质时被引入 硅 衬 底 10 中 的 离 子 注 入 损 失。 例 如， 在 氮 气 环 境 气 氛 下， 在 600 ℃、 150 秒 和 1000 ℃、 0 秒两个阶段进行热处理 ( 其中 0 秒表示为尖峰退火的 (spike anneal) 的短时间热处 理， 例 如 可 参 见 0-7803-8478-4/042004IEEE， pp.85-88， J.C.Hooker 等 人 所 著 的 “WorkFunction Stability of thermal ALD Ta(Si)N Gate Electrodes on HfO2” 、 以 及 97-4244-5640-6/092009IEEE， pp.17.3.1-17.3.4， Satoshi Kamiyama 等 人 所 著 的 “Vth Fluctuation Suppression and High Performance of HfSiON/Metal Gate Stacks by Controlling Capping-Y2O3Layers for 22nm Bulk Devices” )。
然后， 通过使用例如氢氟酸水溶液进行湿蚀刻来除去氧化硅膜 14。 此时， 器件隔离 绝缘膜 58 还没有在硅衬底上形成， 所以不会发生因氧化硅膜 14 的蚀刻而引起的器件隔离 绝缘膜 58 的膜厚度减小。
接着， 例如， 通过 CVD 法， 在硅衬底 10 的表面上生长例如 30nm 厚的非掺杂硅层 48( 参见图 8)。
接着， 例如， 通过 ISSG(In-Situ Steam Generation， 原位蒸汽生成 ) 法， 在减压的 情况下对硅层 48 的表面进行湿氧化， 以形成例如 3nm 厚的氧化硅膜 52。例如， 作为处理条 件， 温度设置在 810℃， 并且处理时间周期设置在 20 秒。
然后， 例如， 通过 LPCVD 法， 在氧化硅膜 52 上方沉积例如 70nm 厚的氮化硅膜 54。 例如， 作为处理条件， 温度设置在 700℃， 并且处理时间周期设置在 150 分钟。
接着， 通过光刻和干蚀刻， 对氮化硅膜 54、 氧化硅膜 52、 硅层 48 和硅衬底 10 进行 各向异性蚀刻， 以在器件隔离区域中形成器件隔离沟槽 56， 所述器件隔离区域包含各晶体 管形成区域之间的多个区域 ( 参见图 9)。为了进行光刻的对准， 沟槽 12 被用作对准标记。 接着， 例如， 通过 ISSG 法， 在减压的情况下对硅层 48 和硅衬底 10 的表面进行湿氧 化， 以在器件隔离沟槽 56 的内壁上形成例如 2nm 厚的氧化硅膜作为衬膜 (liner film)。 例 如， 作为处理条件， 温度设置在 810℃， 并且处理时间周期设置在 12 秒。
接着， 例如， 通过高密度等离子体 CVD 法， 沉积例如 500nm 厚的氧化硅膜， 以通过该 氧化硅膜来填充器件隔离沟槽 56。
然后， 例如， 通过 CMP 法， 除去在氮化硅膜 54 上方的氧化硅膜。因此， 通过所谓 的 STI( 浅沟槽隔离 ) 法， 形成被埋藏在器件隔离沟槽 56 中的氧化硅膜的器件隔离绝缘膜 58( 参见图 10)。
接着， 通过使用例如氢氟酸水溶液并且使用氮化硅膜 54 作为掩模进行湿蚀刻， 器 件隔离绝缘膜 58 被蚀刻了例如大约 30nm。 这种蚀刻用于调整完成的晶体管的硅层 48 的表 面和器件隔离绝缘膜 58 的表面以使其位于基本相同的高度上。
接着， 通过使用例如热磷酸进行湿蚀刻， 除去氮化硅膜 54( 参见图 11)。
接着， 通过使用例如氢氟酸水溶液进行湿蚀刻， 除去氧化硅膜 52。此时， 为了完全 除去氧化硅膜 52， 通过膜厚度等于 5nm 厚的热氧化膜对 3nm 膜厚度的氧化硅膜 52 进行蚀 刻。
对于已经通过高密度等离子体 CVD 法沉积的器件隔离绝缘膜 58 的氧化硅膜， 其对 氢氟酸水溶液的蚀刻率约为对热氧化膜的蚀刻率的两倍。如果在氧化硅膜中注入杂质离 子， 虽然蚀刻率取决于离子种类， 但是蚀刻率会进一步增加。高温热处理可以降低蚀刻率， 但并非是优选地为了实现陡峭的沟道杂质分布。
在本实施例中， 没有杂质离子被注入到形成器件隔离绝缘膜 58 的氧化硅膜中， 随 着氧化硅膜 52 的蚀刻， 器件隔离绝缘膜 58 的蚀刻量可以被抑制为小至 10nm。
接着， 通过热氧化法， 形成例如 7nm 厚的氧化硅膜 60。 例如， 作为处理条件， 温度设
置在 750℃， 并且处理时间周期设置在 52 分钟。
接着， 通过光刻， 形成覆盖高压 NMOS 晶体管形成区域 32 和高压 PMOS 晶体管形成 区域 40 并且暴露出其余区域的光致抗蚀剂膜 62。
然后， 通过使用例如氢氟酸水溶液并且使用光致抗蚀剂膜 62 作为掩模进行湿蚀 刻， 蚀刻氧化硅膜 60。因此， 除去在低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成 区域 24 内的氧化硅膜 60( 参见图 13)。此时， 为了完全除去氧化硅膜 60， 通过膜厚度等于 10nm 厚的热氧化膜对 7nm 厚的氧化硅膜 60 进行蚀刻。
对于已经通过高密度等离子体 CVD 法沉积的器件隔离绝缘膜 58 的氧化硅膜， 其对 氢氟酸水溶液的蚀刻率约为对热氧化膜的蚀刻率的两倍。如果在氧化硅膜中注入杂质离 子， 虽然蚀刻率取决于离子种类， 但是蚀刻率会进一步增加。高温热处理可以降低蚀刻率， 但并非是优选地为了实现陡峭的沟道杂质分布。
在本实施例中， 没有杂质离子被注入到形成器件隔离绝缘膜 58 的氧化硅膜中， 随 着氧化硅膜 60 的蚀刻， 器件隔离绝缘膜 58 的蚀刻量可以被抑制为小至 20nm。
因此， 在除去氧化硅膜 52、 60 的过程中， 器件隔离绝缘膜 58 的总蚀刻量在高压晶 体管形成区域 32、 40 内可以被抑制为小至约 10nm， 并且在低压晶体管形成区域 16、 24 内可 以被抑制为小至约 30nm。 然后， 例如， 通过灰化法， 除去光致抗蚀剂膜 62。
接着， 通过热氧化法， 形成例如 2nm 厚的氧化硅膜 64。 例如， 作为处理条件， 温度设 置在 810℃， 并且处理时间周期设置在 8 秒。
接着， 在 NO 气氛下进行例如 870℃、 13 秒的热处理， 以将氮引入至氧化硅膜 60、 64 中。
因此， 在高压 NMOS 晶体管形成区域 32 和高压 PMOS 晶体管形成区域 40 内， 形成氧 化硅膜 60 的栅极绝缘膜 60a。在低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成区 域 24 内， 形成比氧化硅膜 60 薄的氧化硅膜 64 的栅极绝缘膜 64a( 参见图 14)。
然后， 例如， 通过 LPCVD 法， 在整个表面上方沉积例如 100nm 厚的非掺杂多晶硅膜。 例如， 作为处理条件， 温度设置在 605℃。
接着， 通过光刻和干蚀刻， 图案化多晶硅膜， 以在各晶体管形成区域内形成栅电极 66( 参见图 15)。
接着， 通过光刻和离子注入， 使用栅电极 66 作为掩模在高压 NMOS 晶体管形成区域 32 内选择性地注入 n- 型杂质离子， 以形成将要作为 LDD 区的 n- 型杂质层 68。例如， 通过 13 -2 在 35keV 加速能量与 2×10 cm 剂量的条件下注入磷离子以形成 n- 型杂质层 68。
接着， 通过光刻和离子注入， 使用栅电极 66 作为掩模在高压 PMOS 晶体管形成区域 40 内选择性地注入 p- 型杂质离子， 以形成将要作为 LDD 区的 p- 型杂质层 70。例如， 通过 13 -2 在 10keV 加速能量与 2×10 cm 剂量的条件下注入硼离子以形成 p- 型杂质层 70。
接着， 通过光刻和离子注入， 使用栅电极 66 作为掩模在低压 NMOS 晶体管形成区域 16 内选择性地注入 n- 型杂质离子， 以形成将要作为延伸区的 n- 型杂质层 72。例如， 通过 14 -2 在 6keV 加速能量与 2×10 cm 剂量下注入砷离子以形成 n- 型杂质层 72。
然后， 通过光刻和离子注入， 使用栅电极 66 作为掩模在低压 PMOS 晶体管形成区域 24 内选择性地注入 p- 型杂质离子， 以形成将要作为延伸区的 p- 型杂质层 74( 参见图 16)。
例如， 通过在 0.6keV 加速能量与 7×1014cm-2 剂量的条件下注入硼离子以形成 p- 型杂质层 74。
然后， 例如， 通过 CVD 法， 在整个表面上方沉积例如 80nm 厚的氧化硅膜。例如， 作 为处理条件， 温度设置在 520℃。
接着， 对沉积在整个表面上方的氧化硅膜进行各向异性蚀刻， 以选择性地将其留 在栅电极 66 的侧壁上。因此， 形成氧化硅膜的侧壁间隔件 76( 参见图 17)。
接着， 通过光刻和离子注入， 使用栅电极 66 和侧壁间隔件 76 作为掩模， 在低压 NMOS 晶体管形成区域 16 和高压 NMOS 晶体管形成区域 32 内选择性地进行离子注入。因此， 形成将要作为源极区 / 漏极区的 n- 型杂质层 78， 并且将 n- 型杂质掺杂至 NMOS 晶体管的栅 电极 66。例如， 作为用于离子注入的条件， 在 8keV 加速能量与 1.2×1016cm-2 剂量下对磷离 子进行注入。
接着， 通过光刻和离子注入， 使用栅电极 66 和侧壁间隔件 76 作为掩模， 在低压 PMOS 晶体管形成区域 24 和高压 PMOS 晶体管形成区域 40 内选择性地进行离子注入。因此， 形成将要作为源极区 / 漏极区的 p- 型杂质层 80， 并且将 p- 型杂质掺杂至 PMOS 晶体管的栅 电极 66。例如， 作为用于离子注入的条件， 在 4keV 加速能量与 6×1015cm-2 剂量下对硼离子 进行离子注入。 接着， 在惰性气体环境气氛下进行例如 1025℃、 0 秒的快速热处理， 以激活所注入 的杂质并且在栅电极 66 中使这些杂质扩散。1025℃、 0 秒的热处理足以使杂质扩散至栅电 极 66 和栅极绝缘膜之间的界面。
低压 NMOS 晶体管的沟道部分通过抑制硼扩散的碳可保持陡峭的杂质分布， 而低 压 PMOS 晶体管的沟道部分通过砷或锑的缓慢扩散可保持陡峭的杂质分布。另一方面， 对于 其中没有注入碳的高压 NMOS 晶体管的沟道部分， 扩散没有被抑制 ； 而高压 PMOS 晶体管的沟 道部分 ( 其中磷的扩散常数大于砷和锑 ) 可具有平缓的杂质分布。
这样， 在硅衬底 10 上完成了 4 种晶体管。也就是说， 在低压 NMOS 晶体管形成区域 16 内， 形成低压 NMOS 晶体管 (LV NMOS)。 在低压 PMOS 晶体管形成区域 24 内， 形成低压 PMOS 晶体管 (LV PMOS)。在高压 NMOS 晶体管形成区域内， 形成高压 NMOS 晶体管 (HV NMOS)。在 高压 PMOS 晶体管形成区域内， 形成高压 PMOS 晶体管 (HV PMOS)( 参见图 18)。
然后， 通过自对准硅化物 (salicide) 工艺， 在栅电极 66、 n- 型杂质层 78 以及 p- 型 杂质层 80 上形成例如钴硅化物膜的金属硅化物膜 84。
接着， 例如， 通过 CVD 法， 在整个表面上方沉积例如 50nm 厚的氮化硅膜， 以形成氮 化硅膜作为蚀刻停止膜。
接着， 例如， 通过高密度等离子体 CVD 法， 在氮化硅膜上方沉积例如 500nm 厚的氧 化硅膜。
因此， 形成氮化硅膜和氧化硅膜的层膜的层间绝缘膜 86。
接着， 例如， 通过 CMP 法， 对层间绝缘膜 86 的表面进行抛光以进行平坦化。
然后， 形成埋藏在层间绝缘膜 86 中的接触塞 88、 连接至接触塞 88 的互连件 90、 以 及其它组件 ； 进而完成了半导体器件 ( 参见图 19)。
如上所述， 根据本实施例， 低压 NMOS 晶体管的高掺杂杂质层 22 是由包含硼和碳的 杂质层组成的， 并且低压 PMOS 晶体管的高掺杂杂质层是由包含砷或者锑的杂质层组成的，
由此实现了陡峭的杂质分布。另一方面， 高压 NMOS 晶体管的杂质层 38 是由包含硼的杂质 层组成的， 并且高压 PMOS 晶体管的杂质层 46 是由包含磷的杂质层 46 组成的， 由此实现了 平缓的杂质分布。 因此， 能够实现阈值电压稳定的和高度可靠的低压晶体管， 并且能够实现 高结击穿电压和高热载流子抗扰度的高压晶体管。
在形成阱和沟道杂质层之后形成器件隔离绝缘膜， 由此防止高掺杂沟道杂质引入 至器件隔离绝缘膜， 并且可以彻底抑制在蚀刻步骤中器件隔离绝缘膜的膜厚度减小。 因此， 提高了衬底表面的平坦度， 并且可防止寄生晶体管沟道的生成。实现了高可靠性与高性能 的半导体器件。
[ 第二实施例 ]
将参照图 20 至图 23 来描述根据第二实施例的半导体器件及半导体器件的制造方 法。本实施例与图 1 至图 19 所示的根据第一实施例的半导体器件及其制造方法中相同的 部件采用相同的附图标记来表示， 而不再重复， 以简化描述。
图 20 至图 23 是示出根据本实施例的半导体器件的制造方法的剖视图。
通过根据第一实施例的半导体器件的制造方法， 器件隔离绝缘膜 58 的蚀刻量随 着蚀刻对于高压晶体管形成区域 32、 40 可以被抑制为小至约 10nm， 并且在低压晶体管形成 区域 16、 24 内可以被抑制为小至约 30nm。然而， 与在高压晶体管形成区域 32、 40 内的蚀刻 量相比， 在低压晶体管形成区域 16、 24 内的器件隔离绝缘膜 58 的蚀刻量是较大的。
在本实施例中， 将描述可在低压晶体管形成区域 16、 24 内进一步抑制器件隔离绝 缘膜 58 的蚀刻量的方法。
首先， 以与图 3 至图 11 所示根据第一实施例的半导体器件的制造方法相同的方 式， 形成限定有源区的器件隔离绝缘膜 58。约 3nm 厚的氧化硅膜 52 留在有源区的表面上 ( 参见图 20)。
接着， 通过光刻， 形成覆盖低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成 区域 24 以及暴露出高压 NMOS 晶体管区域 32 和高压 PMOS 晶体管区域 40 的光致抗蚀剂膜 92。
然后， 通过使用例如氢氟酸水溶液并且使用光致抗蚀剂膜 92 作为掩模进行湿蚀 刻， 蚀刻氧化硅膜 52。因此， 除去在高压 NMOS 晶体管形成区域 32 和高压 PMOS 晶体管形成 区域 40 内的氧化硅膜 52( 参见图 21)。
此时， 为了完全除去氧化硅膜 52， 通过膜厚度等于 5nm 厚的热氧化膜对 3nm 厚的氧 化硅膜 52 进行蚀刻。
对于已经通过高密度等离子体 CVD 法沉积的器件隔离绝缘膜 58， 其对氢氟酸水溶 液的蚀刻率约为对热氧化膜的蚀刻率的两倍。如果在氧化硅膜中注入杂质离子， 虽然蚀刻 率取决于离子种类， 但是蚀刻率会进一步增加。 高热处理可以降低蚀刻率， 但并非是优选地 为了实现陡峭的沟道杂质分布。
在本实施例中， 没有杂质离子被注入到形成器件隔离绝缘膜 58 的氧化硅膜中， 由 此， 随着在高压晶体管形成区域 32、 40 内的氧化硅膜 52 的蚀刻， 器件隔离绝缘膜 58 的蚀刻 量可以被抑制为小至 10nm。另一方面， 在由光致抗蚀剂膜 82 覆盖的低压晶体管形成区域 16、 24 内， 其中的器件隔离绝缘膜 58 不会被蚀刻。
然后， 例如， 通过灰化法， 除去光致抗蚀剂膜 92。接着， 通过热氧化法， 形成例如 7nm 厚的氧化硅膜 60( 参见图 22)。 例如， 作为处理 条件， 温度设置在 750℃， 并且处理时间周期设置在 52 分钟。
此时， 留在低压晶体管形成区域 16、 24 内的氧化硅膜 52 被额外地氧化为约 8nm 厚。
接着， 通过光刻， 形成覆盖高压 NMOS 晶体管形成区域 32 和高压 PMOS 晶体管形成 区域 40 并且暴露出低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成区域 24 的光致 抗蚀剂膜 62。
接着， 通过使用例如氢氟酸水溶液并且使用光致抗蚀剂膜 62 作为掩模进行湿蚀 刻， 蚀刻氧化硅膜 60。因此， 除去在低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成 区域 24 内的氧化硅膜 60( 参见图 23)。此时， 为了完全除去氧化硅膜 60， 通过膜厚度等于 11nm 厚的热氧化膜对 8nm 厚的氧化硅膜 60 进行蚀刻。
对于已经通过高密度等离子体 CVD 法沉积的器件隔离绝缘膜 58， 其对氢氟酸水溶 液的蚀刻率约为对对热氧化膜的蚀刻率的两倍。如果在氧化硅膜中注入杂质离子， 虽然蚀 刻率取决于离子种类， 但是蚀刻率会进一步增加。 高热处理可以降低蚀刻率， 但并非是优选 地为了实现陡峭的沟道杂质分布。
在本实施例中， 没有杂质离子被注入到形成器件隔离绝缘膜 58 的氧化硅膜中， 由 此随着氧化硅膜 52 的蚀刻， 器件隔离绝缘膜 58 的蚀刻量可以被抑制为小至 22nm。
因此， 在除去氧化硅膜 52、 60 的过程中， 器件隔离绝缘膜 58 的总蚀刻量在高压晶 体管形成区域 32、 40 内可以被抑制为小至约 10nm， 并且在低压晶体管形成区域 16、 24 内可 以被抑制为小至约 22nm。
与根据第一实施例的半导体器件的制造方法相比， 器件隔离绝缘膜 58 的蚀刻量 在低压晶体管形成区域 16、 24 内可以被提高约 25％。
然后， 以与图 14 至图 19 所示根据第一实施例的半导体器件的制造方法相同的方 式， 完成了半导体器件。
如上所述， 根据本实施例， 在形成高压晶体管的栅极绝缘膜之前， 选择性地除去形 成在高压晶体管形成区域内的绝缘膜， 由此可以彻底抑制在低压晶体管形成区域内的器件 隔离绝缘膜的膜厚度减小。 因此， 提高了衬底表面的平坦度， 并且实现了高可靠性与高性能 的半导体器件。
[ 第一参考实例 ]
将参照图 24A 至图 26B 来描述根据第一参考实例的制造半导体器件的方法。本参 考实例与根据图 1 至图 23 所示的第一和第二实施例的半导体器件及其制造方法中相同的 部件采用相同的附图标记来表示， 而不再重复， 以简化描述。
图 24A 至图 26B 是示出根据本参考实例的半导体器件的制造方法的剖视图。
在本参考实例中， 将描述在形成器件隔离绝缘膜 58 之后， 在 p- 型高掺杂杂质层 22 和 n- 型高掺杂杂质层 30 等中进行沟道离子注入的工艺。
首先， 在硅衬底 10 中， 通过 STI 法形成器件隔离绝缘膜 58。
接着， 在器件隔离绝缘膜 58 所限定的有源区上方， 形成氧化硅膜 14 作为保护氧化 物膜 ( 参见图 24A)。
接着， 通过光刻和离子注入， 在低压 NMOS 晶体管形成区域 16 内形成 p- 型高掺杂杂质层 22。
接着， 通过光刻和离子注入， 在低压 PMOS 晶体管形成区域 24 内形成 n- 型高掺杂 杂质层 30。
接着， 通过光刻和离子注入， 在高压 NMOS 晶体管形成区域 32 内形成 p- 型杂质层 38。
接着， 通过光刻和离子注入， 在高压 PMOS 晶体管形成区域 40 内形成 n- 型杂质层 46( 参见图 24B)。
接着， 进行热处理以补偿离子注入损失并且激活所注入的杂质。
接着， 通过使用氢氟酸水溶液进行湿蚀刻， 除去氧化硅膜 14， 以在有源区中暴露出 硅衬底 10。
此时， 高浓度的杂质通过离子注入而被引入到器件隔离绝缘膜 58 中， 以形成 p- 型 高掺杂杂质层 22 和 n- 型高掺杂杂质层 30， 由此提高了器件隔离绝缘膜 58 的蚀刻率。尤其 是， 当为了获得陡峭的杂质轮廓的目的离子注入砷以形成 n- 型高掺杂杂质层 30 时， 在低压 PMOS 晶体管形成区域 24 内蚀刻率的增加是显著的。
结果， 在低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成区域 24 内， 器件隔 离绝缘膜 58 在蚀刻氧化硅膜 14 的过程中被过度地蚀刻， 从而暴露出有源区的侧表面。 p- 型杂质层 38 和 n- 型杂质层 46 的杂质浓度相比于 p- 型高掺杂杂质层 22 和 n- 型高掺杂杂质层 30 的杂质浓度低 1 位 (place)。因此， 高压 NMOS 晶体管形成区域 32 和 高压 PMOS 晶体管形成区域 40 中的器件隔离绝缘膜 58 的蚀刻量相对较小。
接着， 在硅衬底 10 上方， 外延生长非掺杂硅层 48( 参见图 25A)。此时， 硅层 48 的 生长从有源区的表面和侧表面开始， 并且在沿着不同的平面取向所生长的硅层相遇的部分 处， 即在器件隔离绝缘膜 58 的边缘， 引入结晶缺陷。
被引入的硅层 48 中的结晶缺陷对晶体管的特性 ( 诸如漏电流增加等 ) 有很大影 响， 因而不是优选的。
然后， 在有源区上方， 形成用于高压 NMOS 晶体管和高压 PMOS 晶体管的将要作为栅 极绝缘膜 60a 的氧化硅膜 60( 参见图 25B)。
接着， 通过光刻和湿蚀刻， 选择性地除去在低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成区域 24 内的氧化硅膜 60( 参见图 26A)。
此时， 器件隔离绝缘膜 58 连同氧化硅膜 60 一起被蚀刻， 并且在低压 NMOS 晶体管 形成区域 16 和低压 PMOS 晶体管形成区域 24 内， 硅层 48 的下表面在器件隔离绝缘膜 58 的 端部处被暴露出来。
接着， 在低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成区域 24 内的有源 区上方， 形成将要作为栅极绝缘膜 64a 的氧化硅膜 64( 参见图 26B)。
然后， 当栅电极 66 形成在栅极绝缘膜 64a 上方时， 在位于器件隔离绝缘膜 58 的边 缘处的硅层 48 下方， 形成寄生晶体管沟道， 该寄生晶体管沟道与栅电极相对且其间没有硅 层 48。 当外延生长硅层 48 然后形成不同的膜厚度的两种或更多种栅极绝缘膜时， 这种寄生 沟道是不可避免的。
器件隔离绝缘膜 58 的膜厚度减小也发生在后面的蚀刻工艺中。当器件隔离绝缘 膜 58 的膜厚度减小发生时， 衬底表面的平坦度降低， 这在后续步骤的工艺中常常引起不
便。 [ 第二参考实例 ]
将参照图 27A 至图 32 来描述根据第二参考实例的制造半导体器件的方法。本参 考实例与根据图 1 至图 23 所示的第一和第二实施例的半导体器件及其制造方法中相同的 部件采用相同的附图标记来表示， 而不再重复， 以简化描述。
图 27A 至图 32 是示出根据本参考实例的半导体器件的制造方法的剖视图。
在本参考实例中， 将描述在 p- 型高掺杂杂质层 22 和 n- 型高掺杂杂质层 30 形成 之后形成器件隔离绝缘膜 58 的工艺。
首先， 通过光刻和蚀刻， 在硅衬底 10 的、 除将要形成产品的区域外的区域中形成 将要用作用于掩模对准的标记的沟槽 12。
接着， 在硅衬底 10 的整个表面上方， 形成氧化硅膜 14 作为用于硅衬底 10 的表面 的保护膜 ( 参见图 27A)。
然后， 通过光刻和离子注入， 在低压 NMOS 晶体管形成区域 16 和高压 NMOS 晶体管 形成区域 32 内形成 p- 阱 20 和 p- 型高掺杂杂质层 22。 例如， 通过离子注入两次硼 (double boron) 或者氟化硼 (BF2) 形成 p- 阱 20 和 p- 型高掺杂杂质层 22。
接着， 通过光刻和离子注入， 在低压 PMOS 晶体管形成区域 24 和高压 PMOS 晶体管 形成区域 40 内形成 n- 阱 28 和 n- 型高掺杂杂质层 30( 参见图 27B)。例如， 通过离子注入 两次磷、 砷或者锑 (Sb) 形成 n- 阱 28 和 n- 型高掺杂杂质层 30。
接着， 进行热处理以补偿离子注入损失并且激活所注入的杂质。
接着， 通过使用氢氟酸水溶液进行湿蚀刻， 除去氧化硅膜 14。
然后， 在硅衬底上方， 外延生长非掺杂硅层 48( 参见图 28A)。
接着， 通过 STI 法， 在硅衬底 10 和硅层 48 中形成器件隔离绝缘膜 58( 参见图 28B)。
接着， 在有源区上方， 形成将要作为高压 NMOS 晶体管和高压 PMOS 晶体管的栅极绝 缘膜 60a 的氧化硅膜 60( 参见图 29A)。
然后， 通过光刻和湿蚀刻， 选择性地除去在低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成区域 24 内的氧化硅膜 60( 参见图 29B)。
接着， 在低压 NMOS 晶体管形成区域 16 和低压 PMOS 晶体管形成区域 24 的有源区 上方， 形成将要作为栅极绝缘膜 64a 的氧化硅膜 64( 参见图 30A)。
然后， 在整个表面上方， 形成多晶硅膜 66a。
接着， 通过光刻和离子注入， 将 n- 型杂质离子注入到低压 NMOS 晶体管形成区域 16 和高压 NMOS 晶体管形成区域 32 内的多晶硅膜 66a 中。将 p- 型杂质离子注入到低压 PMOS 晶体管形成区域 24 和高压 PMOS 晶体管形成区域 40 内的多晶硅膜 66a 中 ( 参见图 30B)。
接着， 图案化多晶硅膜 66a， 以在各晶体管形成区域中形成栅电极 66。
接着， 通过光刻和离子注入， 在低压 NMOS 晶体管形成区域 16 中形成将要作为延伸 区的 n- 型杂质层 72。在低压 PMOS 晶体管形成区域 24 中， 形成将要作为延伸区的 p- 型杂 质层 74。在高压 NMOS 晶体管形成区域 32 中， 形成将要作为 LDD 区的 n- 型杂质层 68。在 高压 PMOS 晶体管形成区域 40 中， 形成将要作为 LDD 区的 p- 型杂质层 70( 参见图 31A)。
接着， 沉积氧化硅膜并且对其进行各向异性蚀刻， 以在栅电极 66 的侧壁上形成侧 壁间隔件 76( 参见图 31B)。
接着， 通过光刻和离子注入， 在低压 NMOS 晶体管形成区域 16 和高压 NMOS 晶体管 形成区域 32 内， 形成将要作为源极区 / 漏极区的 n- 型杂质层 78。在低压 PMOS 晶体管形成 区域 24 和高压 PMOS 晶体管形成区域 40 内， 形成将要作为源极区 / 漏极区的 p- 型杂质层 80( 参见图 32)。
接着， 进行热处理， 以激活所注入的杂质。
这样， 在硅衬底 10 上方， 形成了低压 NMOS 晶体管、 低压 PMOS 晶体管、 高压 NMOS 晶 体管以及高压 PMOS 晶体管。
在本参考实例中， 同时形成低压晶体管的阱 ( 包括沟道杂质层 ) 和高压晶体管的 阱 ( 包括沟道杂质层 )。然而， 在低压晶体管中需要陡峭的杂质分布， 但是高压晶体管的沟 道杂质层不需要具有陡峭的杂质分布。 引起结击穿电压的减小以及热载流子抗扰度的降低 的陡峭的分布并非是优选地。 有鉴于此， 优选地， 分开形成低压晶体管的阱和高压晶体管的 阱。
[ 改进实施例 ]
上述实施例可覆盖其它各种改进。
例如， 在上述实施例中， 在形成 p- 型高掺杂杂质层 22 的过程中， 注入锗离子用于 非结晶。将要用作用于非结晶的离子种类不仅限于此。例如， 可以使用硅、 氮、 氩、 氙或者其 它离子。
在上述实施例中， 使用硅衬底作为基底半导体衬底， 但是基底半导体衬底可以不 必要是块硅衬底。可以使用诸如 SOI 衬底等的其它半导体衬底。
在上述实施例中， 使用硅层作为外延半导体层， 但是硅层不是必要的。 可以使用诸 如 SiGe 层、 SiC 层等其它半导体层来代替硅层。
在上述实施例中所描述的半导体器件的结构、 构成材料、 制造条件等是一个实例， 并且可以根据本领域普通技术人员的技术常识等对其进行适当的改变或改进。
本文所述的所有实例和条件性语言都是用于教示目的， 以帮助读者理解本发明和 发明人贡献的用以促进技术进步的思想， 同时本文所述的所有实例和条件性的语言应理解 为不是对具体叙述的实例和条件的限制， 对说明书中的实例的组织也不涉及对发明的优劣 示出。虽然本发明的实施例已被详细描述， 但可以理解的是， 可对其做各种变化、 替代和改 变而不脱离本发明的精神和范围。