具有埋置布线的基底结构及其制造方法 本申请要求于 2010 年 10 月 28 日在韩国知识产权局提交的第 10-2010-0106295 号韩国专利申请的优先权， 该申请的全部内容通过引用被包含于此。技术领域
示例实施例涉及一种具有埋置布线的基底结构及一种用于制造该基底结构的方 法、 一种半导体装置及一种用于使用该基底结构制造该半导体装置的方法。 更具体地说， 示 例实施例涉及一种在具有相对低的电阻的埋置布线的同时能够解决在制造工艺中产生的 问题的基底结构、 一种制造该基底结构的方法和一种半导体装置以及一种用于使用该基底 结构制造该半导体装置的方法。 背景技术
近来， 随着半导体装置的集成度大幅提高， 晶体管的沟道长度减小， 从而导致短沟 道效应， 包括晶体管的漏电流增大、 击穿电压减小、 由于漏极电压导致的电流连续增大等。 因此， 需要开发能够有效地防止短沟道效应的晶体管。 根据半导体装置的提高的集成度， 还需要开发具有暴露限度或更少的设计规则的晶体管。
然而， 传统的水平沟道晶体管不能满足这些需求， 在传统的水平沟道晶体管中， 源 区和漏区设置在同一平面上， 沟道形成在源区和漏区之间。 为了解决该问题， 已经提出了垂 直沟道晶体管， 在垂直沟道晶体管中， 源区和漏区垂直地上下设置， 沟道形成在源区和漏区 之间。
然而， 在垂直沟道晶体管中， 设置在栅电极下方的杂质区通常用作位线， 高电阻会 赋予位线。 因此， 具有高电阻的位线不能容易地传输外部施加的电压， 结果最终降低半导体 装置的电特性。 发明内容
示例实施例提供了一种具有低电阻埋置布线的基底结构和一种制造该基底结构 的方法， 该基底结构能够解决在制造工艺中产生的问题， 从而提高半导体装置的特性。
示例实施例还提供了一种半导体装置和一种使用该基底结构制造该半导体装置 的方法。
示例实施例的这些和其它目的将在优选实施例的以下描述中进行描述， 或者根据 优选实施例的以下描述将是明显的。
根据示例实施例， 一种基底结构可以包括 ： 支撑基底 ； 绝缘层， 位于所述支撑基底 上； 线形导电层图案， 位于绝缘层中， 并沿第一方向延伸 ； 线形半导体图案， 位于所述线形 导电层图案上， 所述线形半导体图案沿所述第一方向延伸并具有暴露到所述绝缘层外部的 顶表面。
根据示例实施例， 一种制造基底结构的方法可以包括 ： 在半导体基底的一个表面 上形成导电层 ； 通过将所述导电层图案化形成沿第一方向延伸的线形导电层图案 ； 通过将由所述导电层图案暴露的半导体基底蚀刻到一定深度来形成位于所述导电层图案下方且 沿所述第一方向延伸的线形半导体图案 ； 在所述导电层图案和所述半导体图案上形成绝缘 层； 将所述绝缘层设置在支撑基底上， 使得所述半导体基底的所述一个表面面对所述支撑 基底 ； 去除所述半导体基底的一部分， 使得所述绝缘层从所述半导体基底的第二表面暴露。
根据示例实施例， 一种制造基底结构的方法可以包括 ： 在半导体基底的表面上形 成堆叠结构， 所述堆叠结构包括线形导电图案 ； 蚀刻所述半导体基底， 以在所述线形导电图 案下方形成线形半导体图案 ； 在所述堆叠结构、 所述线形半导体图案和所述半导体基底上 形成绝缘层 ； 将所述绝缘层结合到支撑基底 ； 切割所述半导体基底以暴露所述绝缘层， 其 中， 使用所述堆叠结构作为用于形成所述线形半导体图案的蚀刻掩模。
根据示例实施例， 一种基底结构可以包括 ： 支撑基底 ； 绝缘层， 设置在所述支撑基 底上 ； 线形导电层图案， 设置在所述绝缘层中， 并沿第一方向延伸 ； 线形半导体图案， 设置 在所述绝缘层中且设置在所述导电层图案上， 沿所述第一方向延伸并具有暴露到所述绝缘 层外部的顶表面。
根据示例实施例， 一种制造基底结构的方法可以包括 ： 在半导体基底的一个表面 上形成导电层 ； 通过将所述导电层图案化形成沿第一方向延伸的线形导电层图案 ； 通过将 由所述导电层图案暴露的半导体基底蚀刻到预定深度来形成设置在所述导电层图案下方 且沿所述第一方向延伸的线形半导体图案 ； 在所述导电层图案和所述半导体图案上形成绝 缘层 ； 将所述绝缘层设置在支撑基底上， 使得所述半导体基底的所述一个表面面对所述支 撑基底 ； 去除所述半导体基底的一部分， 使得所述绝缘层从所述半导体基底的另一表面暴 露。
根据示例实施例， 一种半导体装置可以包括 ： 支撑基底 ； 绝缘层， 设置在所述支撑 基底上 ； 线形导电层图案， 设置在所述绝缘层中并沿第一方向延伸 ； 线形下半导体图案， 设 置在所述导电层图案上并沿所述第一方向延伸 ； 柱形上半导体图案， 设置在所述下半导体 图案上 ； 栅极线， 在接触所述上半导体图案的至少一个侧壁的同时沿与所述第一方向交叉 的第二方向延伸 ； 栅极绝缘层， 设置在所述上半导体图案和所述栅极线之间， 其中， 所述导 电层图案由设置在其底表面上的覆层图案和设置在其侧壁处的分隔件围绕。
根据示例实施例， 一种制造半导体装置的方法可以包括 ： 提供基底结构， 所述基底 结构包括支撑基底、 设置在所述支撑基底上的绝缘层、 设置在所述绝缘层中并沿第一方向 延伸的线形导电层图案、 以及设置在所述绝缘层中且设置在所述导电层上以沿所述第一方 向延伸并具有暴露到所述绝缘层外部的顶表面的线形半导体图案 ； 通过将所述半导体图案 进行图案化来形成设置在所述导电层图案上并沿所述第一方向延伸的线形下半导体图案， 并形成设置在所述下半导体图案上的柱形上半导体图案 ； 形成栅极线， 所述栅极线在使所 述上半导体图案的至少一个侧壁与设置在所述上半导体图案和所述栅极线之间的栅极绝 缘层接触的同时沿与所述第一方向交叉的第二方向延伸。 附图说明
通过参照附图详细地描述示例实施例， 示例实施例的以上和其它特征及优点将变 得更加明显， 在附图中 ：
图 1 是根据示例实施例的基底结构的透视图 ；图 2 是沿 A-A’ 线截取的图 1 中示出的基底结构的剖视图 ； 图 3 至图 11 示出了制造图 1 和图 2 中示出的基底结构的方法的工艺 ； 图 12 是根据示例实施例的半导体装置的透视图 ； 图 13 是沿 A-A’ 线、 B-B’ 线和 C-C’ 线截取的图 12 中示出的半导体装置获得的剖 图 14 至图 18 示出了制造图 12 和图 13 中示出的基底结构的方法的工艺 ； 图 19 是根据示例实施例的半导体装置的透视图 ； 图 20 是在图 19 中示出的半导体装置的平面图。视图 ；
具体实施方式
现在将在下文中参照附图更充分地描述本发明， 在附图中示出了示例实施例。然 而， 本发明可以以许多不同的形式来实施， 而不应该被理解为局限于在此阐述的示例实施 例。 相反， 提供示例实施例是为了使本公开将是彻底的且完整的， 并将本发明的范围充分地 传达给本领域的技术人员。相同的标号在整个说明书中指示相同的组件。在附图中， 为了 清楚起见， 夸大了层和区域的厚度。 还将理解的是， 当层被称作 “在” 另一层或基底 “上” 时， 该层可以直接在另一层或 基底上， 或者也可以存在中间层。相反， 当元件被称作 “直接在” 另一元件 “上” 时， 不存在 中间元件。
为了便于描述， 在这里可使用空间相对术语， 如 “在 ... 下面” 、 “在 ... 下方” 、 “下” 、 “在 ... 上面” 、 “上” 等来描述如图中所示的一个元件或特征与其它元件或特征的关 系。应该理解的是， 空间相对术语意在包含除了在附图中描绘的方位之外的装置在使用或 操作中的不同方位。 例如， 如果在附图中装置被翻转， 则描述为在其它元件或特征 “下方” 或 “下面” 的元件随后将被定位为 “在” 其它元件或特征 “上面” 。因此， 示例性术语 “在 ... 下 方” 可包括 “在 ... 上方” 和 “在 ... 下方” 两种方位。所述装置可被另外定位 ( 旋转 90 度 或者在其它方位 )， 并相应地解释这里使用的空间相对描述符。
将参照示出示例实施例的透视图、 剖视图和 / 或平面图来描述示例实施例。因此， 可以根据制造技术和 / 或容差来修改示例性图示的轮廓。也就是说， 示例实施例无意限制 本发明的范围， 而是覆盖由于制造工艺的改变而引起的所有改变和变型。 因此， 以示意性方 式示出了在附图中显示的区域， 仅通过举例说明的方式给出了区域的形状， 并且区域的形 状并不作为一种限制。
在下文中， 将参照图 1 至图 11 来描述根据示例实施例的基底结构及其制造方法。 图 1 是根据示例实施例的基底结构的透视图， 图 2 是沿 A-A’ 线截取的在图 1 中示出的基底 结构的剖视图， 图 3 至图 11 示出了制造在图 1 和图 2 中示出的基底结构的方法的工艺。
首先， 将描述根据示例实施例的基底结构。
在示例实施例中， 基底结构可以包括支撑基底 160、 设置在支撑基底 160 上的绝缘 层 150、 设置在绝缘层 150 中的线形导电层图案 122 和设置在导电层图案 122 上的线形半导 体图案 104。在示例实施例中， 线形半导体图案 104 和导电层图案 122 可以沿第一方向延 伸， 如在图 1 和图 2 中所示。在示例实施例中， 线形导电层图案 122 可以埋置在绝缘层 150 中。因此， 线形导电层图案 122 可以用作埋置布线。因此， 在示例实施例中， 基底结构可以
是具有埋置布线的基底结构。 现在将更详细地描述根据示例实施例的基底结构的各个组成 部分。
在示例实施例中， 支撑基底 160 可以支撑其上的结构。然而， 支撑基底 160 可以不 是其上实质上形成有单元元件 ( 例如， 晶体管 ) 的基底。因此， 可以使用各种半导体基底作 为支撑基底 160。 例如， 支撑基底 160 可以是在单晶硅基底、 非晶硅基底、 多晶硅基底中选择 的任何一种。另外， 支撑基底 160 甚至可以包括含有晶体缺陷或颗粒的基底。另外， 甚至可 以使用在形成元件时被确定为不适当的基底的低水平基底作为支撑基底 160。
具有必要组成部分 ( 例如， 导电层图案 122 或半导体图案 104) 的绝缘层 150 可以 设置在支撑基底 160 上。绝缘层 150 的一个表面可以直接结合到支撑基底 160 的顶表面， 并可以设置在支撑基底 160 上。为此， 绝缘层 150 的结合到支撑基底 160 的顶表面的表面 可以被平坦化。绝缘层 150 可以包括氧化硅层。氧化硅层可以包括高密度等离子体 (HDP) 氧化物层、 玻璃上旋涂 (SOG) 氧化物层、 原硅酸四乙酯 (TEOS) 层、 由自由基氧化形成的氧化 物层等。
在示例实施例中， 多个线形导电层图案 122 可以沿第一方向延伸， 并可以设置为 在绝缘层 150 中彼此隔开且设置在距绝缘层 150 的顶表面一定深度的位置。在示例实施例 中， 该深度可以是预定的， 或者可以不是预定的。另外， 多个半导体图案 104 可以同样沿第 一方向延伸， 并且还可以设置为在绝缘层 150 中且在导电层图案 122 上彼此隔开。在示例 实施例中， 半导体图案 104 的顶表面和绝缘层 150 的顶表面可以设置为位于基本相同的高 度。也就是说， 半导体图案 104 的顶表面可以暴露于绝缘层 150 的外部。如图所示， 线形半 导体图案 104 和线形导电层图案 122 在平面上彼此叠置， 并具有基本上相同的形状。在示 例实施例中， 每个半导体图案 104 的第二方向宽度可以比每个导电层图案 122 的第二方向 宽度大一定程度。在示例实施例中， 该程度可以是预定的， 或者可以不是预定的。在示例实 施例中， 该程度可以与设置在导电层图案 122 的两侧的分隔件 140 的第二方向宽度基本上 相同。
导电层图案 122 可以包括金属或金属硅化物材料。导电层图案 122 的示例可以包 括钨、 铝、 铜钴、 硅化镍、 硅化钴和硅化钨。导电层图案 122 可以单独使用这些材料或以这些 材料中的两种或更多种材料的组合形式形成。另外， 半导体图案 104 可以包括单晶半导体， 例如单晶硅。然而， 形成导电层图案 122 和半导体图案 104 的材料不限于这里列举的材料， 而是可以使用除了这里列举的材料以外的各种材料来用于导电层图案 122 或半导体图案 104。
阻挡层图案 112 可以进一步设置在每个导电层图案 122 的顶表面上。设置在半导 体图案 104 和导电层图案 122 之间的阻挡层图案 112 可以是用于防止或减少包含在导电层 图案 122 中的金属元素或导电元素扩散到半导体图案 104 中或防止或减少半导体图案 104 中的半导体元素扩散到导电层图案 122 中的一种扩散阻挡层。阻挡层图案 112 可以用作扩 散阻挡层， 并且在半导体图案 104 和导电层图案 122 之间提供欧姆接触， 同时改善接触特 性。阻挡层图案 112 可以包括金属、 金属氮化物或金属硅化物材料。例如， 阻挡层图案 112 可以由钛、 氮化钛、 钽、 氮化钽、 氮化钨、 硅化钨、 硅化钴、 硅化镍等制成。阻挡层图案 112 可 以单独使用这些材料或以这些材料中的两种或更多种材料的组合形式形成。
另外， 覆层图案 132 可以进一步设置在导电层图案 122 的底表面上。用于在稍后描述的基底结构的制造方法中执行图案化工艺的覆层图案 132 可以保留在导电层图案 122 的底表面上， 如图所示， 稍后将更详细地对此进行描述。覆层图案 132 可以包括绝缘材料， 例如氧化硅、 氮化硅或氮氧化硅。
分隔件 140 可以进一步设置在覆层图案 132、 导电层图案 122 和阻挡层图案 112 顺 序地堆叠的堆叠结构的两个侧壁上。 用于在稍后描述的基底结构的制造方法中执行图案化 工艺的分隔件 140 可以保留在覆层图案 132、 导电层图案 122 和阻挡层图案 112 的两个侧壁 上， 如图所示， 稍后将更详细地对此进行描述。分隔件 140 可以包括绝缘材料， 例如氧化硅、 氮化硅或氮氧化硅。
在示例实施例中， 半导体装置 ( 例如， 晶体管 ) 可以使用该基底结构。在这种情况 下， 可以将半导体图案 104 用作为有源区， 并将绝缘层 150 用作为将半导体图案 104 彼此隔 开的隔离区。另外， 设置在半导体图案 104 下方的导电层图案 122 可以通过绝缘层 150 而 彼此隔开， 并可以用作埋置布线。例如， 导电层图案 122 可以作为用于向晶体管的漏区施加 电压的位线。
接下来， 将描述制造在图 1 和图 2 中示出的基底结构的方法。
首先， 参照图 3， 提供将结合到支撑基底 160 的半导体基底 100。这里， 将半导体基 底 100 的一部分用作用于形成装置 ( 例如， 晶体管 ) 的半导体层， 即， 作为有源区。为此， 半 导体基底 100 可以由单晶半导体 ( 例如， 单晶硅 ) 制成， 但示例实施例不限于此。而是， 半 导体基底 100 可以由各种半导体材料制成。 在下面的描述中， 为了便于解释半导体基底 100 的两个表面， 将设置在将要结合到支撑基底 160 的一侧的表面称作第一表面 S1， 将设置为 与第一表面 S1 相对的表面称作第二表面 S2。 随后， 在半导体基底 100 中形成离子注入层 102。离子注入层 102 是在随后的工 艺 ( 见图 10) 中切割的表面， 并可以在第一表面 S1 上使用例如氢离子注入工艺来形成离子 注入层 102。可以通过离子注入层 102 将半导体基底 100 分为上部分 100a 和下部分 100b。 这里， 将半导体基底 100 的上部分 100a 用作半导体层， 并在随后的切割工艺 ( 见图 10) 中 去除下部分 100b。 如果需要， 则可以将离子注入层 102 形成在距离第一表面 S1 的一定深度 处。在示例实施例中， 该深度可以是预定的， 或者可以不是预定的。
在离子注入工艺中， 在高压下使原子或分子离子加速， 从而具有能穿到目标材料 表面层中的足够高的能量， 并允许加速的离子与目标材料碰撞， 从而注入到目标材料中。 因 此， 可以调节用于加速离子的离子注入能量的幅值， 由此调节离子注入层 102 的深度。另 外， 可以调节注入的离子的量， 由此调节离子注入层 102 的离子分布。
在示例实施例中， 因为离子注入层 102 很可能在参考温度 ( 例如 500 ℃或更高， 该参考温度可以是预定的， 或者可以不是预定的 ) 下被切割， 所以可以在参考温度 ( 例如 500℃或更低 ) 以上执行在形成离子注入层 102 的工艺 ( 见图 4 至图 9) 和随后的切割工艺 ( 见图 10) 之间执行的工艺。稍后将再更详细地对此进行描述。
参照图 4， 可以在半导体基底 100 的第一表面 S1 上形成阻挡层 110。 阻挡层 110 可 以被形成为防止或减少包含在导电层 120 中的金属元素或导电元素扩散到半导体基底 100 中或者防止或减少半导体基底 100 中的半导体元素扩散到导电层 120 中。
可以使用各种沉积方法 ( 例如， 溅射或化学气相沉积 (CVD)) 来形成阻挡层 110。 在示例实施例中， 可以在 500℃或更低的温度下沉积阻挡层 110。另外， 可以通过沉积金属、
金属氮化物或金属硅化物材料来形成阻挡层 110。例如， 阻挡层 110 可以由钛、 氮化钛、 钽、 氮化钽、 氮化钨、 硅化钨、 硅化钴或硅化镍制成。可以单独使用这些材料或以这些材料中的 两种或更多种材料的组合形式来形成阻挡层 110。
接下来， 可以在阻挡层 110 上形成用于形成埋置布线的导电层 120。可以使用各 种沉积方法来形成导电层 120。在示例实施例中， 可以在 500℃或更低的温度下沉积导电层 120。另外， 可以通过沉积金属或金属硅化物材料来形成导电层 120。例如， 导电层 120 可以 由钨、 铝、 铜钴、 硅化镍、 硅化钴或硅化钨制成。 可以单独使用这些材料或以这些材料中的两 种或更多种材料的组合形式来形成导电层 120。
在示例实施例中， 可以在导电层 120 上形成覆层 130。 覆层 130 可以在稍后将描述 的蚀刻导电层 120( 见图 5) 和蚀刻半导体基底 100( 见图 6) 的工艺中保护导电层 120 的同 时用作蚀刻掩模。可以使用各种沉积方法来形成覆层 130。在示例实施例中， 可以在 500℃ 或更低的温度下沉积覆层 130。另外， 可以通过在导电层 120 上沉积绝缘材料 ( 例如， 氧化 硅、 氮化硅或氮氧化硅 ) 来形成覆层 130。
在示例实施例中， 可以根据导电层 120 的构造从在图 4 中示出的工艺中省去阻挡 层 110 的形成。
参照图 5， 可以在覆层 130 上形成覆盖将要形成埋置布线的预备区域的掩模图案 ( 未示出 )， 并可以使用该掩模图案作为蚀刻掩模将覆层 130 各向异性地蚀刻， 以形成覆层 图案 132。在示例实施例中， 掩模图案 ( 未示出 ) 可以是预定的， 或者可以不是预定的。可 以使用该掩模图案和 / 或覆层图案 132 作为蚀刻掩模将导电层 120 和阻挡层 110 各向异性 地蚀刻， 以形成导电层图案 122 和阻挡层图案 112。
在示例实施例中， 埋置布线 ( 图 1 和图 2 的 122) 可以沿第一方向延伸， 并且多个 埋置布线可以被形成为彼此隔开。 因此， 掩模图案可以成形为沿第一方向延伸的线形， 从而 覆盖线形埋置布线。 因此， 作为该工艺的结果， 可以形成包括沿第一方向延伸的线形阻挡层 图案 112、 导电层图案 122 和覆层图案 132 的堆叠结构。均包括线形阻挡层图案 112、 导电 层图案 122 和覆层图案 132 的多个堆叠结构可以被形成为彼此隔开。
在示例实施例中， 分隔件 140 可以形成在堆叠结构 (112、 122 和 132) 的两个侧壁 上。更具体地说， 可以在具有堆叠结构 (112、 122 和 132) 的所得结构的整个表面上形成将 作为分隔件 140 的材料层， 并将材料层遮蔽蚀刻， 由此形成分隔件 140。 这里， 可以通过在阻 挡层图案 112、 导电层图案 122 和覆层图案 132 的侧壁上沉积绝缘材料 ( 例如， 氧化硅、 氮化 硅或氮氧化硅 ) 来形成作为分隔件 140 的材料层。
结果， 通过堆叠结构 (112、 122 和 132) 和形成在其侧壁上的分隔件 140 暴露半导 体基底 100 的第一表面 S1 的一部分， 从而由该工艺得到的导电层图案 122 形成稍后将描述 的埋置布线。
如上所述， 将导电层图案 122 和埋置布线延伸的方向称作第一方向， 并将在同一 平面与第一方向交叉的方向称作第二方向。
参照图 6， 可以使用覆层图案 132 和分隔件 140 作为蚀刻掩模将半导体基底 100 各 向异性地蚀刻到一定深度， 由此形成设置在堆叠结构 (112、 122 和 132) 和分隔件 140 下方 且沿第一方向延伸的线形半导体图案 104。 在示例实施例中， 可以将半导体基底 100 各向异 性地蚀刻到预定的深度。线形半导体图案 104 和堆叠结构 (112、 122 和 132) 可以彼此平面地叠置， 从而它们具有类似的形状。这里， 半导体图案 104 的第二方向宽度 w1 可以是分隔 件 140 的第二方向宽度， 该宽度可比堆叠结构 (112、 122 和 132) 的第二方向宽度大。
在示例实施例中， 半导体基底 100 被蚀刻的深度 ( 即， 半导体图案 104 的高度 h1) 可以小于半导体基底 100 的厚度。 另外， 蚀刻的深度可以小于半导体基底 100 的上部分 100a 的厚度。因此， 半导体图案 104 的最下面的部分可以与离子注入层 102 隔开一定距离。在 示例实施例中， 半导体图案 104 的最下面的部分和离子注入层 102 之间的距离可以是预定 的， 或者可以不是预定的。如上所述， 可以调节半导体图案 104 的高度 h1， 从而防止或减少 缺陷的产生。 然而， 在离子注入层 102 的形成中会不可避免地在离子注入层 102 周围产生一 些缺陷。因为在随后的工艺中会将半导体图案 104 用作有源区以形成半导体装置 ( 例如， 晶体管 )， 所以期望的是， 不应产生缺陷或者至少使缺陷最少化。
由于以上工艺所形成的多个半导体图案 104 未彼此分离， 因为它们通过位于半导 体图案 104 下方的半导体基底 100 的上部分 100a 彼此连接。
参照图 7， 可以在堆叠结构 (112、 122 和 132)、 分隔件 140 和半导体图案 104 上形 成绝缘层 150。在示例实施例中， 可以将绝缘层 150 形成到足够的厚度， 从而在填充分隔件 140 和半导体图案 104 之间的空间的同时覆盖堆叠结构 (112、 122 和 132) 的顶部。 可以使用各种沉积方法 ( 例如， 溅射或化学气相沉积 (CVD)) 来形成绝缘层 150。 在示例实施例中， 可以在 500℃或更低的温度下沉积绝缘层 150。另外， 绝缘层 150 可以包 括氧化硅层。氧化硅层可以包括高密度等离子体 (HDP) 氧化物层、 玻璃上旋涂 (SOG) 氧化 物层、 原硅酸四乙酯 (TEOS) 层、 由自由基氧化形成的氧化物层等。
如图所示， 绝缘层 150 可以具有平坦化的表面。为此， 在沉积用于形成绝缘层 150 的绝缘材料之后， 还可以执行平坦化工艺， 例如化学机械抛光 (CMP) 工艺。绝缘层 150 的平 坦化的表面可以是用于结合到稍后将描述的支撑基底 160 的表面。
可以将绝缘层 150 用作将半导体图案 104 彼此隔开的隔离区域， 当半导体装置 ( 例如， 晶体管 ) 在随后的工艺中使用该基底结构时， 将半导体图案 104 用作有源区。在示 例实施例中， 半导体装置可以是预制的或预定的。
参照图 8， 可以提供支撑基底 160。如上所述， 支撑基底 160 可以是在单晶硅基底、 非晶硅基底、 多晶硅基底中选择的任何一种。另外， 支撑基底 160 甚至可以包括含有晶体缺 陷或颗粒的基底。另外， 甚至可以使用在形成元件中被确定为不适当的基底的低水平基底 作为支撑基底 160。
在示例实施例中， 可以将绝缘层 150 结合到支撑基底 160， 使得支撑基底 160 的顶 表面接触绝缘层 150 的顶表面。换言之， 通过颠倒在图 7 中示出的工艺的所得产品， 将绝缘 层 150 结合到支撑基底 160， 使得半导体基底 100 的第一表面 S1 面对支撑基底 160 的顶表 面。
现在将更详细地描述结合工艺。可以通过例如向其添加水来使支撑基底 160 的顶 表面和绝缘层 150 的顶表面具有亲水性， 并可以使支撑基底 160 和绝缘层 150 的亲水性的 顶表面彼此接触。然后， 支撑基底 160 和绝缘层 150 可以通过在接触表面上形成的 OH 基团 之间施加的范德华力彼此结合。结合工艺可以在 500℃或更低的温度下执行， 例如， 在室温 至 400℃的范围内执行。 因为在结合工艺期间未使不易结合的材料 ( 例如， 金属性材料 ) 暴 露于结合表面， 所以容易地实现结合， 并且能够在没有松动的情况下将两个基底 ( 即， 半导
体基底 100 和支撑基底 160) 精确地彼此结合。然而， 示例实施例不将结合工艺局限于这里 列举的结合工艺， 可以以各种方式执行结合工艺。
作为上述结合的结果， 如在图 9 中所示， 在图 7 中示出的工艺的所得产品倒置地设 置在支撑基底 160 上。因此， 半导体基底 100 的第一表面 S1 面对支撑基底 160 的顶表面， 并且半导体基底 100 的第二表面 S2 是图 9 的所得结构的顶表面。另外， 具有顺序地堆叠的 覆层图案 132、 导电层图案 122 和阻挡层图案 112 的堆叠结构 (132、 122、 112) 在沿第一方 向延伸的同时埋置在绝缘层 150 中， 并且沿第一方向延伸的半导体图案 104 设置在绝缘层 150 中且在堆叠结构 (132、 122、 112) 上。
参照图 10， 可以沿先前形成的离子注入层 102 切割半导体基底 100， 从而去除半导 体基底 100 的下部分 100b 而仅保留半导体基底 100 的上部分 100a。可以在 500℃或更高 的温度下对半导体基底 100 进行热处理来执行切割。
在示例实施例中， 由切割得到的半导体基底 100 的上部分 100a 会具有不平坦的表 面， 或可能包括在离子注入层 102 的形成中 ( 见图 3) 产生的缺陷。然而， 在执行在图 11 中 示出的工艺的同时， 可以解决这些问题或者使这些问题最少化， 稍后将对此进行描述。
参照图 11， 可以去除半导体基底 100 的剩余的上部分 100a 以暴露绝缘层 150。结 果， 通过半导体基底 100 的上部分 100a 彼此连接的多个半导体图案 104 可以通过绝缘层 150 彼此隔开。因此， 当在随后的工艺中使用半导体装置 ( 例如， 晶体管 ) 时， 可以将半导 体图案 104 用作有源区， 并可以将绝缘层 150 用作将半导体图案 104 彼此隔开的隔离区域。 另外， 可以将作为埋置布线的导电层图案 122 设置在用作有源区的半导体图案 104 下方， 因 此， 当在随后的工艺中形成或使用装置 ( 例如， 晶体管 ) 时， 可以使用导电层图案 122 作为 布线 ( 例如， 位线 )。
可以通过抛光 ( 例如， CMP) 或干蚀刻来执行半导体基底 100 的上部分 100a 的去 除。
在该工艺中， 可以将半导体图案 104 彼此隔离， 并可以解决包括由在图 10 中示出 的工艺产生的半导体基底 100 的上部分 100a 具有不平坦表面的问题或在离子注入层 102 的形成中产生的缺陷， 或者可以使这样的问题或缺陷最少化。这是因为在该工艺中可以去 除半导体基底 100 的上部分 100a 的表面。
作为图 3 至图 11 中示出的工艺的结果， 可以制造出在图 1 和图 2 中示出的基底结 构， 但不限于此。可选地， 也可以通过其它方法来制造在图 1 和图 2 中示出的基底结构。
根据上面描述的基底结构及其制造方法， 可以至少实现以下效果。
也就是说， 因为示例实施例的基底结构可以包括低电阻埋置布线， 所以可以提高 半导体装置的特性。
另外， 因为将被用作埋置布线的导电层首先被图案化， 并且将被用作有源区的半 导体基底随后被图案化， 所以可以解决在图案化中产生的问题。 详细地说， 与在近来的技术 中一样， 如果有源区首先被图案化， 并且导电层随后被图案化， 则在导电层的图案化中产生 的金属性材料或副产物会附着到有源区的侧壁， 从而导致有源区的污染。在根据示例实施 例的基底结构的制造方法中， 可以改变图案化顺序， 以解决这些问题或使这些问题最少化。
此外， 因为根据示例实施例的基底结构具有埋置的导电层， 所以图案化的导电层 自身可以用作布线， 由此简化并有助于随后的装置形成工艺。同时， 因为上面描述的基底结构在具有埋置布线的同时具有有源区和隔离区域， 所以该基底结构可以在制造各种半导体装置中使用。例如， 上面描述的基底结构可以用在 制造具有垂直沟道晶体管的半导体装置中。 在这种情况下， 可以使用埋置布线作为位线， 现 在将参照图 12 至图 18 更详细地描述其示例。
图 12 是根据示例实施例的半导体装置的透视图， 图 13 是沿 A-A’ 线、 B-B’ 线和 C-C’ 线截取图 12 中示出的半导体装置获得的剖视图。这里， 图 12 中的 A-A’ 线与图 1 中 的 A-A’ 线相同。在图 12 中， 为了清楚地示出包括在根据示例实施例的半导体装置中的组 成部分， 在图中仅示出了绝缘层 150 的一部分， 具体地说， 仅示出了绝缘层 150 的位于埋置 布线下方的部分。然而， 应当指出， 在图 12 中示出的绝缘层 150 可以与在图 13 中示出的绝 缘层 150 基本上相同。
可以使用与先前描述的基本上相同的基底结构来制造在图 12 和图 13 中示出的示 例半导体装置。
参照图 12 和图 13， 根据示例实施例的半导体装置可以包括支撑基底 160、 设置在 支撑基底 160 上的绝缘层 150、 埋置在绝缘层 150 中且沿一定方向 ( 例如， 沿第一方向 ) 延 伸的线形导电层图案 122、 设置在导电层图案 122 上且包括线形下半导体图案 104a 和柱形 上半导体图案 104b 的有源区以及设置在有源区中的晶体管。现在将更详细地描述根据示 例实施例的基底结构的各个组成部分。 包括在根据示例实施例的半导体装置中的支撑基底 160 和埋置在绝缘层 150 中的 导电层图案 122 可以与在图 1 和图 2 中描述的支撑基底 160 和导电层图案 122 基本上相同。 设置在导电层图案 122 上的阻挡层图案 112、 设置在导电层图案 122 下方的覆层图案 132 和 设置在堆叠结构 (132、 122 和 112) 的两个侧壁上的分隔件 140 也可以与在图 1 和图 2 中示 出的阻挡层图案 112、 覆层图案 132 和分隔件 140 基本上相同。 在根据示例实施例的半导体 装置中， 可以使用导电层图案 122 作为埋置布线 ( 具体地说， 位线 )， 稍后将对此进行描述。
可以另外地通过将在图 1 和图 2 中示出的半导体图案 104 图案化来形成线形下半 导体图案 104a 和柱形上半导体图案 104b。 详细地说， 线形下半导体图案 104a 是半导体图案 104 的未被图案化的部分， 并且在沿第一方向延伸的同时设置在堆叠结构 (132、 122 和 112) 上。通过将半导体图案 104 的顶部图案化来形成柱形上半导体图案 104b， 并且柱形上半导 体图案 104b 在从下半导体图案 104a 垂直地突出的同时设置在下半导体图案 104a 上。这 里， 多个上半导体图案 104b 可以设置在一个下半导体图案 104a 上。另外， 示例实施例示出 了上半导体图案 104b 具有矩形柱形状， 但是本发明不限于此。可选地， 上半导体图案 104b 可以成形为圆柱形或多棱柱形。同时， 应当指出， 下半导体图案 104a 和上半导体图案 104b 的虚线用于指示源区 / 漏区 (S/D)， 而不是划分下半导体图案 104a 和上半导体图案 104b。
在下面的描述中， 为了便于解释， 将沿第一方向布置的多个上半导体图案 104b 称 作成列的上半导体图案 104b， 并将沿第二方向布置的多个上半导体图案 104b 称作成行的 上半导体图案 104b。在图 12 中， 上半导体图案 104b 的列数为 3， 上半导体图案 104b 的行 数为 2。然而， 示例实施例不限于此。
在示例实施例中， 可以将设置在成行的上半导体图案 104b 之间的绝缘层 150 蚀 刻到与上半导体图案 104b 的高度对应的深度， 然后将其去除。因此， 成行的上半导体图案 104b 之间的绝缘层 150 的顶表面的高度与下半导体图案 104a 的顶表面的高度基本上相同，
并且在第一方向上， 上半导体图案 104b 的两个侧壁可以暴露出来。另外， 沿第二方向彼此 相邻的有源区 ( 即， 下半导体图案 104a 和上半导体图案 104b) 可以彼此由绝缘层 150 隔开。
晶体管可以形成在包括下半导体图案 104a 和上半导体图案 104b 的有源区中。晶 体管可以包括栅极绝缘层 180、 栅电极、 栅极线 192 的源区 S 和漏区 D。如图所示， 因为源区 S 和漏区 D 上下设置， 所以该晶体管具有与支撑基底 160 基本上垂直的沟道。
栅极绝缘层 180 可以至少设置在上半导体图案 104b 的相对的暴露的侧壁上。栅 极绝缘层 180 可以包括例如氧化硅。
栅极线 192 可以设置在成行的上半导体图案 104b 之间， 并可以在接触栅极绝缘层 180 的同时沿第二方向延伸。可以将栅极线 192 的接触栅极绝缘层 180 并能够向上半导体 图案 104b 的沟道施加电压的部分称作栅电极。因为具有基本上相同深度的下半导体图案 104a 和绝缘层 150 设置在成行的上半导体图案 104b 之间， 所以栅极线 192 设置在上半导体 图案 104b 上。
在示例实施例中， 两条栅极线 192 可以设置在一行上半导体图案 104b 上。也就是 说， 一条栅极线 192 可以接触一行上半导体图案 104b 的一个侧壁， 另一条栅极线 192 可以 接触面对所述一个侧壁的另一侧壁。栅极线 192 可以在成行的上半导体图案 104b 之间彼 此隔开。栅极线 192 可以包括掺杂的多晶硅、 金属、 金属化合物等。例如， 栅极线 192 可以 包括钨、 钛、 铝、 钽、 氮化钨、 氮化铝、 氮化钛、 钛铝、 硅化钨、 硅化钛和硅化钴， 它们可以单独 使用或以组合方式使用。
在示例实施例中， 栅极线 192 的高度可以基本上小于每个上半导体图案 104b 的高 度。也就是说， 每个上半导体图案 104b 的顶部的部分可以相对于栅极线 192 向上突出。
源区 S 可以在设置在相对于栅极线 192 向上突出的上半导体图案 104b 上的同时 设置在下半导体图案 104a 上。漏区 D 可以在设置在相对于栅极线 192 向上突出的上半导 体图案 104b 下方的同时设置在下半导体图案 104a 上。可以在某种程度上调节源区 S 和漏 区 D 的垂直位置。例如， 漏区 D 的最上面的部分可以略微高于栅极线 192 的最下面的部分。 可选地， 源区 S 的最下面的部分可以略微低于栅极线 192 的最上面的部分。源区 S/ 漏区 D 可以包括基本上相同的杂质， 例如 N 型杂质。相比之下， 设置在源区 S 和漏区 D 之间的沟道 区可以包括与在源区 S/ 漏区 D 中包括的杂质不同的杂质， 例如 P 型杂质。
漏区 D 可以设置在下半导体图案 104a 上， 并可以沿第一方向 ( 即， 与下半导体图 案 104a 延伸的方向相同的方向 ) 延伸。因为漏区 D 的底表面可以接触埋置布线 ( 即， 设置 在漏区 D 下方的导电层图案 122)， 所以漏区 D 和埋置布线可以彼此电连接。 在这种情况下， 因为将具有相对低的电阻的埋置布线用作位线， 所以可以提高根据示例实施例的半导体装 置的电特性。 此外， 因为根据示例实施例的半导体装置具有垂直沟道晶体管， 所以可以提高 半导体装置的集成度。
虽然未示出， 但是电连接到源区 S 的电容器 ( 未示出 ) 可以进一步设置在上半导 体图案 104b 上。在这种情况下， 可以实现具有 1T 1C(1 晶体管 1 电容器 ) 结构晶胞 (unit cell) 的半导体存储装置， 例如 DRAM。
在示例实施例中， 已经描述了具有垂直沟道晶体管的半导体装置。 具体地说， 示例 实施例已经示出具有设置在一行上半导体图案 104b 上的两条栅极线 192 的半导体装置， 这 两条栅极线 192 包括接触一行上半导体图案 104b 的一个侧壁的一条栅极线 192 和接触面对所述一个侧壁的另一侧壁的另一条栅极线 192。 然而， 本发明不限于这里示出的示例。 根 据本发明， 只要栅极线沿垂直于第一方向的第二方向延伸， 同时栅极线的一部分 ( 即， 栅电 极 ) 接触上半导体图案 104b 的至少一个表面， 栅电极和 / 或栅极线的形状和数量就可以以 各种方式改变。
图 14 至图 18 示出了制造在图 12 和图 13 中示出的基底结构的方法的工艺。具体 地说， 图 14 至图 18 是沿图 12 的 A-A’ 、 B-B’ 和 C-C’ 线截取的剖视图。
可以使用与先前描述的基底结构基本上相同的基底结构来制造根据示例实施例 的半导体装置。
首先， 提供与在图 1 和图 2 中示出的基底结构基本上相同的基底结构。也就是说， 提供基底结构。如前面所描述的， 基底结构可以包括 ： 支撑基底 160 ； 设置在支撑基底 160 上的绝缘层 150 ； 多个堆叠结构 (132、 122 和 112)， 设置在绝缘层 150 中、 沿第一方向延伸 且具有顺序地堆叠的覆层图案 132、 导电层图案 122 和阻挡层图案 112 ； 设置在每个堆叠结 构 (132、 122 和 112) 的相对侧壁上的分隔件 140 ； 半导体图案 104， 在沿第一方向延伸的同 时设置在堆叠结构 (132、 122 和 112) 和分隔件 140 上， 并具有暴露于绝缘层 150 的外部的 顶表面。可以通过执行在图 3 至图 11 中示出的工艺来形成基底结构， 但示例实施例不限于 此。
参照图 14， 为了在用作有源区的半导体图案 104 中形成源区和漏区， 执行离子注 入工艺。 这里， 可以通过调节离子注入能量单独地形成设置在半导体图案 104 上的源区 S 和 设置在半导体图案 104 下方的漏区 D。可以上下设置源区 S 和漏区 D， 并将它们彼此隔开， 并且在源区 S 和漏区 D 之间的半导体图案 104 的一部分处垂直地形成沟道。在示例实施例 中， 源区 S 和漏区 D 之间的距离可以是预定的。可以通过注入第一传导型的杂质 ( 例如， N 型杂质 ) 来形成源区 S/ 漏区 D。
参照图 15， 可以在由离子注入得到的基底结构上形成掩模图案 170。可以提供掩 模图案 170 来另外使将要用于形成具有期望形状的有源区的半导体图案 104 图案化。例 如， 为了形成垂直沟道晶体管， 会需要从半导体基底的表面垂直地突出的柱形半导体图案 作为有源区。因此， 掩模图案 170 可以具有各种形状， 从而如装置所需要的那样将有源区图 案化。尽管示例实施例示出了掩模图案 170 的形状为沿第二方向延伸的线以形成柱形有源 区， 但是本发明不限于此， 也可以使用具有岛形状 ( 例如， 多边形或圆形 ) 的掩模图案。
参照图 16， 可以使用沿第二方向延伸的线形掩模图案 170 作为蚀刻掩模将半导体 图案 104 蚀刻到一定深度。在示例实施例中， 蚀刻的深度可以是预定的， 或者可以不是预定 的。在示例实施例中， 可以蚀刻半导体图案 104， 直到到达与漏区 D 的最上面的部分接近的 部分为止。因此， 与在传统的半导体图案 104 中一样， 形成线形下半导体图案 104a 和柱形 上半导体图案 104b， 即设置在堆叠结构 (132、 122 和 112) 上且沿第一方向延伸的线形下半 导体图案 104a 和设置在下半导体图案 104a 上且从下半导体图案 104a 垂直地突出的柱形 上半导体图案 104b。 这里， 可以根据掩模图案 170 的数量在一个下半导体图案 104a 上形成 多个上半导体图案 104b。 尽管示例实施例示出了上半导体图案 104b 具有方形柱形状， 但是 本发明不限于此。而是， 根据掩模图案 170 的形状， 上半导体图案 104b 可以成形为圆柱形 或多棱柱形。在该工艺中， 可以调节蚀刻深度， 使得上半导体图案 104b 的最下面的部分与 漏区 D 的最上面的部分处于相同的高度， 或者略微低于漏区 D 的最上面的部分。如上所述， 在该实施例中， 为了形成垂直沟道晶体管， 由通过另外地蚀刻半导体图 案 104 所形成的下半导体图案 104a 和上半导体图案 104b 构成有源区。
在该工艺中， 除了使用掩模图案 170 作为蚀刻掩模来蚀刻半导体基底 104 之外， 还 可以使用掩模图案 170 作为蚀刻掩模来蚀刻绝缘层 150。也就是说， 可以使用掩模图案 170 作为蚀刻掩模来将半导体基底 104 和绝缘层 150 一起蚀刻。因此， 蚀刻的绝缘层 150 的顶 表面可以与下半导体图案 104a 的顶表面处于相同的高度。如上所述， 可以通过将半导体基 底 104 和绝缘层 150 一起蚀刻而在成行的上半导体图案 104b 之间提供可形成栅极线的空 间 ( 在下文中将称作沟槽 (T))。稍后将描述栅极线的形成。
当蚀刻被掩模图案 170 暴露的半导体基底 104 和 / 或绝缘层 150 时， 上半导体图 案 104b 的相对侧壁可以沿第一方向暴露。对由此暴露的上半导体图案 104b 的相对侧壁执 行用于形成沟道的离子注入工艺。可以执行离子注入工艺， 使得杂质注入到上半导体图案 104b 的位于源区 S 和漏区 D 之间的侧壁中。为了形成沟道， 可以向上半导体图案 104b 注入 与源区 S/ 漏区 D 的杂质 ( 例如， P 型杂质 ) 不同的第二传导型杂质。
接下来， 参照图 17， 可以在暴露的上半导体图案 104b 的相对侧壁上形成栅极绝缘 层 180。可以将栅极绝缘层 180 设置为使上半导体图案 104b 与稍后将描述的栅极线绝缘。 栅极绝缘层 180 可以包括例如氧化硅， 并可以通过热氧化形成。如果通过例如热氧化来形 成栅极绝缘层 180， 则如在图 17 中所示， 栅极绝缘层 180 还可以形成在暴露的上半导体图案 104b 上， 例如， 形成在下半导体图案 104a 的顶表面上， 以及形成在上半导体图案 104b 的相 对侧壁上。 在示例实施例中， 可以在所得结构的整个表面上形成用于形成栅极线的导电层 ( 未示出 )， 并可以将导电层遮蔽蚀刻以减小高度。结果， 形成埋置在成行的上半导体图案 104b 之间的沟槽 ( 图 16 的 T) 中的用于形成栅极线的导电图案 190。导电图案 190 可以被 形成为在埋置在空间 T 中的同时其顶表面高度与围绕源区 S 的区域 ( 即， 源区 S 的最下面 的部分 ) 的高度相同或者略微高。因此， 导电图案 190 可以被形成为在沿第二方向延伸的 同时至少接触上半导体图案 104b 的相对侧壁的沟道区。
在示例实施例中， 导电图案 190 可以设置在成行的上半导体图案 104b 之间。 这里， 导电图案 190 可以接触一行上半导体图案 104b 和与所述一行上半导体图案 104b 相邻的另 一行上半导体图案 104b。因此， 会需要切割行之间的导电图案 190， 并相应地执行图 18 的 工艺。
参照图 18， 可以沿第二方向蚀刻导电图案 190 的设置在成行的上半导体图案 104b 之间的中央部分， 由此形成彼此隔开的栅极线 192。因此， 可以为每一行上半导体图案 104b 设置两条栅极线 192， 即， 接触一行上半导体图案 104b 的一个侧壁的一条栅极线 192 和接触 面对所述一个侧壁的另一侧壁的另一条栅极线 192。
在示例实施例中， 为了完全地切割导电图案 190， 应当将导电图案 190 过蚀刻到某 种程度。因此， 可以一起蚀刻由于蚀刻导电图案 190 而暴露的栅极绝缘层 180 或者设置在 导电图案 190 下方的下半导体图案 104a 或绝缘层 150。
接下来， 将参照图 19 和图 20 描述根据示例实施例的半导体装置。图 19 是根据示 例实施例的半导体装置的透视图， 图 20 是在图 19 中示出的半导体装置的平面图。可以使 用在形成如在图 1 中示出的基底结构的过程中获得的中间结构 ( 即， 在图 5 中示出的结构 )
来制造根据示例实施例的半导体装置。 为了清楚地示出包括在根据示例实施例的半导体装 置中的组件， 图 19 仅示出了图 20 的一部分， 即， 沿两个行和两条字线设置的有源区， 同时略 去了绝缘层和隔离层的部分。
参照图 19 和图 20， 根据示例实施例的半导体装置可以包括支撑基底 160、 设置在 支撑基底 160 上的绝缘层 150、 埋置在绝缘层 150 中且沿一定方向 ( 例如， 沿第一方向 ) 延 伸的线形导电层图案 122、 设置在导电层图案 122 上作为有源区的柱形半导体图案 1000 以 及设置在每个半导体图案 1000 上的两个晶体管。现在将更详细地描述根据示例实施例的 半导体装置的各个组件。
包括在根据示例实施例的半导体装置中的支撑基底 160 和埋置在绝缘层 150 中的 导电层图案 122 可以与在图 1 和图 2 中描述的支撑基底 160 和导电层图案 122 基本上相同。 另外， 设置在导电层图案 122 上的阻挡层图案 112、 设置在导电层图案 122 下面的覆层图案 132 以及设置在堆叠结构 (132、 122 和 112) 的两个侧壁上的分隔件 140 也可以与在图 1 和 图 2 中示出的阻挡层图案 112、 覆层图案 132 和分隔件 140 基本上相同。在根据示例实施例 的半导体装置中， 导电层图案 122 可以作为埋置布线， 具体地说， 可以作为位线。
可以通过对如在图 5 中示出的半导体基底 100 进行图案化来形成柱形上半导体图 案 1000。 半导体图案 1000 可以基本上为矩形形状， 并可以具有比第一方向宽度大的第二方 向宽度。半导体图案 1000 可以由设置在其下方的位线 BL 沿第二方向分为三个部分。也就 是说， 半导体图案 1000 的中心可以与位线 BL 叠置， 中心的相对侧可以与位线 BL 之间的区 域叠置。在下面的描述中， 为了便于解释， 将半导体图案 1000 的与位线 BL 叠置的部分称作 中心， 将半导体图案 1000 的位于中心左侧的部分称作第一侧， 并将半导体图案 1000 的位于 中心右侧的部分称作第二侧。 半导体图案 1000 可以沿第二方向具有两个相对的侧表面。沟道区可以设置在半 导体图案 1000 的与半导体图案 1000 的第一侧和第二侧对应的第一侧表面和第二侧表面 处。另外， 第一源区和第二源区可以与半导体图案 1000 的第一侧和第二侧对应地设置在半 导体图案 1000 上， 并且公共漏区可以与半导体图案 1000 的中心对应地形成在半导体图案 1000 下方。公共漏区可以直接连接到位线 BL。
这里， 多个半导体图案 1000 可以在与位线 BL 叠置的同时以 Z 字形构造布置。也 就是说， 如果位于一列上的多个半导体图案 1000 被布置为与例如奇数行的位线 BL 叠置， 则 位于与该列相邻的列上的多个半导体图案 1000 可以被布置为与例如偶数行的位线 BL 图案 叠置。因此， 位于一列上的半导体图案 1000 的第一侧可以面对位于其相邻列上的半导体图 案 1000 的第二侧。
除了稍后将描述的栅电极 G 的空间以外， 可以在这些半导体图案 1000 之间存在隔 离层 ( 未示出 )， 以将这些半导体图案 1000 彼此隔开。
栅电极 G 可以设置在一列半导体图案 1000 的第一侧和与所述一列半导体图案 1000 相邻的另一列半导体图案 1000 的第二侧之间。 字线 WL 可以设置在成列的半导体图案 1000 之间的隔离层 ( 未示出 ) 上方， 并可以在连接栅电极 G 的同时沿第二方向延伸。
在该构造中， 可以为由隔离层隔开的每个半导体图案 1000 形成具有第一沟道和 第二沟道的两个晶体管， 并且两个晶体管共享漏区。 也就是说， 可以通过在有源区中形成两 个存储单元实现高度集成的装置。
虽然已经参照本发明的示例实施例具体示出并描述了本发明， 但本领域普通技术 人员应当理解， 在不脱离如权利要求限定的本发明的精神和范围的情况下， 可以在这里做 出形式和细节方面的各种改变。 因此， 期望的是， 示例实施例应当在所有方面被视为是示例 性的且非限制性， 应当参考权利要求而非上面的描述来表明本发明的范围。