驱动非挥发性动态随机存取存储器的装置以及方法.pdf

一种包括在非挥发性动态随机存取存储器(NVDRAM)中的单位单元，包括：连接到字线的控制栅极层；用于存储数据的电容器；用于将电容器中的存储数据传输到位线的浮动晶体管，该浮动晶体管的栅极为单层且作为临时的数据存储点；及位于控制栅极层和浮动晶体管的栅极之间的第一绝缘层，其中供应到浮动晶体管的本体的电压是可控制的。

1.  一种包括在非挥发性动态随机存取存储器(NVDRAM)中的单位单元，包括：
连接到字线的控制栅极层；
用于存储数据的电容器；
用于将电容器中的存储数据传输到位线的浮动晶体管，该浮动晶体管的栅极为单层且作为临时的数据存储点；及
位于控制栅极层和浮动晶体管的栅极之间的第一绝缘层，
其中供应到浮动晶体管的本体的电压是可控制的。

2.  一种包括在非挥发性动态随机存取存储器(NVDRAM)中的单位单元，包括：
由金属制成且连接到字线的控制栅极层；
用于存储数据的电容器；及
用于将电容器中的存储数据传输到位线的浮动晶体管，该浮动晶体管的栅极为单层且作为临时的数据存储点，
其中供应到浮动晶体管的本体的电压是可控制的。

3.  一种用于控制单位单元的非挥发性动态随机存取存储器(NVDRAM)，包括：
用于接收外部电压和产生具有各不同电平的多个内部电压的内部电压产生器；
用于将多个内部电压的其中之一供应到字线、位线和电容器板线的开关模块；及
用于控制开关模块的模式控制器。

4.  如权利要求3所述的电路，其特征在于：开关装置包括：
用于将多个内部电压的其中之一供应到字线的字线电压开关模块；
用于将多个内部电压的其中之一供应到位线的位线预充电电压开关模块；及
用于将多个内部电压的其中之一供应到电容器板线的板线电压开关模块。

5.  如权利要求3所述的电路，其特征在于：多个内部电压的范围从约-5V到约+5V。

6.  如权利要求3所述的电路，其特征在于：模式控制器控制开关装置，通过调整单元中浮动栅极的阈值电压而操作在正常化模式下，即所述单位单元作为动态随机存取存储器的单位单元操作。

7.  如权利要求6所述的电路，其特征在于：模式控制器控制开关装置，当供应外部电压时，操作在回叫模式下，即存储在单位单元的浮动栅极中的数据重新存储在相同单位单元的电容器中。

8.  如权利要求7所述的电路，其特征在于：模式控制器控制开关装置，在隔离外部电压之后，耗尽外部电压之前，操作在程序模式下，即存储在单位单元的电容器中的数据被加载到相同单位单元的浮动栅极中。

9.  如权利要求8所述的电路，还包括：
用于直接检测外部电压隔离的外部电压监视装置；及
当外部电压隔离时，用于在预定时间操作单位单元的存储电池。

10.  如权利要求3所述的电路，还包括：
用于备份存储在各单位单元中的数据的备份存储单元模块。

11.  如权利要求10所述的电路，其特征在于：备份数据的大小基于备份存储单元模块的大小。

12.  如权利要求11所述的电路，其特征在于：备份存储单元模块的大小和各存储单元模块的大小相同。

13.  如权利要求3所述的电路，其特征在于：所述单位单元具有浮动栅极，当隔离外部电压时，用于存储数据。

14.  如权利要求3所述的电路，其特征在于：所述单位单元具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构。

15.  如权利要求3所述的电路，其特征在于：所述单位单元具有金属-氮化物-氧化物-硅(MNOS)结构。

16.  一种用于操作具有多个存储单元，且各单元都具有一个电容器和一个具有浮动栅极的晶体管的非挥发性动态随机存取存储器(NVDRAM)的方法，包括下列步骤：
(A)对所有存储单元的电容器充逻辑高电平数据；及
(B)对具有其浮动栅极存储有逻辑高电平数据的晶体管的存储单元中的电容器放电。

17.  如权利要求16所述的方法，还包括刷新多个电容器的步骤(C)。

18.  如权利要求17所述的方法，其特征在于：通过使用一些字线和位线，将多个存储单元排列成矩阵，步骤(C)一行一行地执行。

19.  如权利要求16所述的方法，其特征在于：步骤(A)包括下列步骤：
(A-1)对连接到多个存储单元的某一字线供应第一阈值电压，以导通所有存储单元中的晶体管；
(A-2)将逻辑高电平数据写在连接到字线的存储单元的电容器中；及
(A-3)重复步骤(A-1-a)和(A-2-b)，直到在多个存储单元中的所有电容器都充到逻辑高电平数据。

20.  一种用于操作具有多个存储单元，且各单元都具有一个电容器和一个具有浮动栅极的晶体管的非挥发性动态随机存取存储器(NVDRAM)的方法，包括下列步骤：
(A)向字线供应由下列方程式所定义的电压：
V_wl＝V_blp+(V_th-H+V_th-L)/2
其中V_blp是位线预充电电压，V_th-H为第一目标阈值电压，V_th-L为第二目标阈值电压；及
(B)响应阈值电压是否是V_th-H或V_th-L，将逻辑高电平数据或低电平数据写入电容器。

21.  如权利要求20所述的方法，还包括：
(C)通过对各字线供应高于逻辑高电平数据的电压电平，刷新多个存储单元。

22.  如权利要求20所述的方法，其特征在于：步骤(A)还包括对除了供应有″V_wl″的字线以外的其它字线供应预定负电压的步骤(A-1)。

23.  一种用于操作具有多个存储单元，且各单元都具有一个电容器和一个具有浮动栅极的晶体管的非挥发性动态随机存取存储器(NVDRAM)的方法，包括下列步骤：
(A)对所有存储单元中的晶体管的所有栅极供应第一预定电压，以将电子填入浮动栅极；
(B)对所有存储单元中所有的电容器充电；
(C)将晶体管的阈值电压降低到第一阈值电压。

24.  如权利要求23所述的方法，还包括：
(E)在步骤(A)之前，备份电容器中收集的数据；及
(F)在步骤(C)之后，将该备份数据重新存储在电容器中。

25.  如权利要求23所述的方法，其特征在于：步骤(B)包括下列步骤：
(B-1)对电容器的一侧供应约0V的电压；及
(B-2)对位线供应逻辑高电平数据。

26.  如权利要求23所述的方法，其特征在于：步骤(C)包括下列步骤：
(C-1)移除存储单元的浮动栅极中的电子；
(C-2)通过对存储单元中晶体管的栅极供应第一阈值电压，将电容器放电；及
(C-3)重复步骤(C-1)到步骤(C-2)，直到所有的电容器都放电。

27.  如权利要求26所述的方法，其特征在于：步骤(C-1)包括下列步骤：
(C-1-a)对所有存储单元中晶体管的栅极供应负电压；
(C-1-b)对存储单元中电容器的金属板供应逻辑高电平数据的电压电平；及
(C-1-c)将浮动栅极中的电子移到存储逻辑高电平数据的电容器。

28.  如权利要求26所述的方法，其特征在于：步骤(C-2)包括下列步骤：
(C-2-a)对晶体管的栅极供应第二阈值电压；及
(C-2-b)将具有通过第二阈值电压导通的晶体管的某些存储单元中的电容器放电。

29.  如权利要求26所述的方法，其特征在于：步骤(C)包括刷新所有存储单元的步骤(C-4)。

30.  如权利要求29所述的方法，其特征在于：通过使用一些字线和位线将多个存储单元排列成矩阵，步骤(C)一行一行地执行。

31.  如权利要求30所述的方法，其特征在于：电容器为耦合电容器。

32.  一种用于操作具有多个存储单元，且各单元都具有一个电容器和一个具有浮动栅极的晶体管的非挥发性动态随机存取存储器(NVDRAM)的方法，包括下列步骤：
(A)移除存储有逻辑高电平数据的存储单元的浮动栅极中的电子；
(B)通过向所有存储单元中的晶体管的栅极供应第二阈值电压，使电容器放电；及
(C)重复步骤(A)到步骤(B)，直到所有的电容器都放电。

33.  如权利要求32所述的方法，其特征在于：步骤(A)包括下列步骤：
(A-1)对所有存储单元中的晶体管的栅极供应负电压；
(A-2)对存储单元中电容器的金属板供应逻辑高电平数据的电压电平；及
(A-3)选择性地将浮动栅极中的电子移到存储逻辑高电平数据的电容器。

34.  如权利要求33所述的方法，其特征在于：步骤(B)包括下列步骤：
(B-1)对晶体管的栅极供应第二阈值电压；及
(B-2)将具有通过第二阈值电压导通的晶体管的某些存储单元中的电容器放电。

35.  如权利要求34所述的方法，其特征在于：步骤(B)包括刷新存储单元的步骤(B-3)。

36.  如权利要求35所述的方法，其特征在于：步骤(B)一行一行地执行。

37.  如权利要求36所述的方法，其特征在于：所述电容器为耦合电容器。

38.  如权利要求3所述的电路，其特征在于：所述单位单元具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构。

39.  如权利要求3所述的电路，其特征在于：所述单位单元具有金属-氮化物-氧化物-硅(MNOS)结构。

驱动非挥发性动态随机存取存储器的装置以及方法
技术领域
本发明涉及一种半导体存储设备，尤其涉及一种非挥发性动态随机存取存储设备(NVDRAM)及其操作方法。
背景技术
一般而言，半导体存储设备可以分成随机存取存储器(以下简称RAM)和只读存储器(以下简称ROM)。RAM是挥发性的，而ROM则是非挥发性的。换言之，即使移走电源，ROM还能保持存储的数据，但是，若移走电源，则RAM就不能保持存储的数据。
已发展的许多RAM采用场效晶体管的存储电荷能力的优点，而当作存储单元。此单元本质上可以是动态的或静态的。众所周知，动态单元可以只采用一个场效晶体管，而静态单元则可以正反组态排列。因为当供应到存储器的电源供电电压失去或关闭时，存储在这些单元中的信息就会失去，所以这几种单元称为挥发性单元。在必需保持存储的挥发信息的情形下，必需将替代性电源，如电池系统，连接到存储器，以在主电源失效的情形下使用。
图1A为传统挥发性动态RAM器件中的动态单元的电路图。
如图所示，使用电容器Cap存储数据，即，逻辑高或低数据″1″或″0″。当MOS晶体管MOS通过字线电压Vg导通时，电容器Cap响应位线电压Vbl充电或放电。位线电压Vbl在逻辑高电平时，则电容器Cap被充电，即存储’1″。否则，电容器Cap放电，即存储″0″。在此，电容器Cap的板线由板线电压Vcp供应。一般而言，板线电压Vcp为0V或供电电压的一半。
同时，为了不用替代性电源就能保持信息，习知的器件能提供可变阈值电压，如具有金属-氮化物-氧化物-硅(MNOS)的场效晶体管和具有浮动栅极的场效晶体管，而且也能长期以非挥发方式存储信息。通过将非挥发性器件并入存储单元，当主电源发生电源中断或失效时，不需要备份或替代性电源，以保留信息，就可以提供正常操作的挥发性单元。
使用非挥发性MNOS晶体管或相关器件的非挥发性存储单元能够保留挥发性地存储在单元中的信息一段适当的时间周期。但是，这些器件需要高压脉冲，用于写入和擦除信息。
下面，将参考美国专利，详细说明传统非挥发性动态单元。
例如，一篇由J.J.Chang和R.A.Kenyon在1975年10月28日发表，发明名称为″DYNAMIC MEMORY WITH NON-VOLATILE BACK-UP MODE″的常被引用的美国专利第3,916,390号，其揭露了使用二氧化硅和氮化硅构成的双绝缘体的使用，以便电源失效时非挥发性地存储信息。另一个能够通过使用NMOS结构存储非挥发性信息的动态单元的范例，包括一篇由K.U.Stein等人在1977年10月25日发表，其发明名称为″DYNAMICSINGLE-TRANSISTOR MEMORY ELEMENT FOR RELATIVELY PERMANENTMEMORIES″的美国专利第4,055,837号，和一篇由W.Spence在1979年11月20日发表，发明名称为″NON-VOLATILE RANDOM ACCESS MEMORY CELL″的美国专利第4,175,291号。这些具有非挥发能力的动态单元可以有令人满意的操作。但是，它们通常需要较大的单元面积，较高的电压，用于挥发性操作模式或备份内存。
在一篇由DiMaria和Donelli J.在1984年发表，其发明名称为″NON-VOLATILE RAM EDVICE″的美国专利第4,471,471号中，提供一种具有多个场效晶体管DRAM浮动栅极的非挥发性动态随机存取存储器(NVDRAM)，其具有非挥发性存储器的特征。NVDRAM使用浮动栅极，用于在电源失效时非挥发性地存储信息，而且利用传输门上的双电子注入体堆栈结构(DEIS)，用于在电源恢复之后可以恢复数据。此种单元主要的缺点为：因为DEIS堆栈结构位于单元的位线侧上方，所以在所有单元中的数据都不可以从电容器并联传输到浮动栅极。该数据要先通过导通传输晶体管，然后再感测供应在位线上的电压读取。
为了克服上述的缺点，Acovic等人在1994年7月19日发表一篇名为″NON-VOLATILE DRAM CELL″的美国专利第5,331,188号，其中揭露一种紧密的单晶体管非挥发性DRAM单元及其制造方法。在此由Acovic等人的专利中，DRAM单元具有位于存储节点和浮动栅极之间的信道氧化物或双电子注入体结构，用于当紧密的单晶体管结构的电源中断时，可以保留非挥发性数据。
但是，在上述的DRAM单元中，电容器的板线电压连接到接地电压。电容器的电场只通过供应到字线和位线的电压产生。因此，浮动栅极应该包括两层，而且DRAM单元的尺寸该增加。此外，该DRAM单元的制造方法和工艺会更复杂。与板线电压可以调整的DRAM单元相较，因为字线和位线应该要供应相当高的电压，所以NVDRAM会消耗较大的功率。
发明内容
因此，本发明的目的是提供一种驱动非挥发性动态随机存取存储器(NVDRAM)的装置及方法，其中NVDRAM具有板线电压可以调整的DRAM单元。
根据本发明的一方面，提供了一种包括在非挥发性动态随机存取存储器(NVDRAM)中的单位单元，其包括：连接到字线的控制栅极层；用于存储数据的电容器；用于将电容器中的存储数据传输到位线的浮动晶体管，该浮动晶体管的栅极为单层且作为临时的数据存储点；及位于控制栅极层和浮动晶体管的栅极之间的第一绝缘层，其中供应到浮动晶体管的本体的电压是可控制地。
根据本发明的另一方面，提供了一种包括在非挥发性动态随机存取存储器(NVDRAM)中的单位单元，其包括：由金属制成且连接到字线的控制栅极层；用于存储数据的电容器；及用于将电容器中的存储数据传输到位线的浮动晶体管，该浮动晶体管的栅极为单层且作为临时的数据存储点，其中供应到浮动晶体管的本体的电压是可控制的。
根据本发明的另一方面，提供了一种用于控制单位单元的非挥发性动态随机存取存储器(NVDRAM)，其包括：用于接收外部电压和产生具有各不同电平的多个内部电压的内部电压产生器；用于将多个内部电压的其中之一供应到字线、位线和电容器板线的开关模块；及用于控制开关模块的模式控制器。
根据本发明的另一方面，提供了一种用于操作具有多个存储单元，且各单元都具有一个电容器和一个具有浮动栅极的晶体管的非挥发性动态随机存取存储器(NVDRAM)的方法，其包括下列步骤：(A)对所有存储单元的电容器充逻辑高电平数据；及(B)对具有其浮动栅极存储有逻辑高电平数据的晶体管的存储单元中的电容器放电。
根据本发明的另一方面，提供了一种用于操作具有多个存储单元，且各单元都具有一个电容器和一个具有浮动栅极的晶体管的非挥发性动态随机存取存储器(NVDRAM)的方法，其包括下列步骤：(A)向字线供应由下列方程式所定义的电压：V_wl＝Vx+(V_th-H+V_th-L)/2，其中V_blp是位线预充电电压，V_th-H为第一目标阈值电压，及V_th-L为第二目标阈值电压；及(B)响应阈值电压是否是V_th-H或V_th-L，将逻辑高电平数据或低电平数据写入电容器。
根据本发明的另一方面，提供了一种用于操作具有多个存储单元，且各单元都具有一个电容器和一个具有浮动栅极的晶体管的非挥发性动态随机存取存储器(NVDRAM)的方法，其包括下列步骤：(A)向所有存储单元中的晶体管的所有栅极供应第一预定电压，以将电子填入浮动栅极；(B)对所有存储单元中所有的电容器充电；(C)将晶体管的阈值电压降低到第一阈值电压。
根据本发明的另一方面，提供了一种用于操作具有多个存储单元，且各单元都具有一个电容器和一个具有浮动栅极的晶体管的非挥发性动态随机存取存储器(NVDRAM)的方法，其包括下列步骤：(A)移除存储有逻辑高电平数据的存储单元的浮动栅极中的电子；(B)通过向所有存储单元中的晶体管的栅极供应第二阈值电压，使电容器放电；及(C)重复步骤(A)到步骤(B)，直到所有的电容器都放电。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中：
图1为根据习知技术的非挥发性动态随机存取存储器(NVDRAM)的单位单元的横截面图；
图2A为根据本发明实施例的NVDRAM的单位单元的横截面图；
图2B为图2A所示的NVDRAM的单位单元的电路图；
图3A为根据本发明的另一实施例的NVDRAM的单位单元的横截面图；
图3B为图3A所示的NVDRAM的单位单元的电路图；
图4为根据本发明另一实施例的NVDRAM的存储体(bank)的框图；
图5为根据本发明另一实施例的具有备份内存数组的NVDRAM的框图；
图6为图3A所示的NVDRAM器件的正常化模式的横截面图；
图7为图3A所示的NVDRAM器件在正常化模式时的浮动栅极的阈值电压图；
图8为图3A所示的NVDRAM器件在正常化模式时的单位单元偏压条件的横截面图；
图9为图3A所示的NVDRAM器件在正常化模式时的单元偏压条件的横截面图；
图10为图3A所示的NVDRAM器件的正常化模式表示图；及
图11为图3A所示的NVDRAM器件在程序模式时的阈值电压图。
具体实施方式
下面，将参照附图详细说明非挥发性动态随机存取存储器(NVDRAM)。
图2A为根据本发明实施例的NVDRAM的单位单元的横截面图。图2B为图2A所示的NVDRAM的单位单元的电路图。
如图2A所示，DRAM单元通常包括浮动晶体管和电容器207。但是，NVDRAM的单位单元还包括在浮动晶体管的栅极202上方的控制栅极201。以下，浮动晶体管的栅极简称为浮动栅极。
在本发明中，浮动栅极202为单层。此外，电容器207的板线被供应以板线电压V_cp，而非接地电压。结果，单位单元的尺寸可以减少。此外，单位单元的制造方法和工艺也可以简化。再者，因为电容器207被供应以可控制的板线电压，所以NVDRAM可以通过在连接到单位单元的字线和位线输入一个相当低的电压来操作。换言之，本发明的NVDRAM可以减少功率消耗。
在此，参考图2A，控制栅极201和浮动栅极202是由多晶硅制成的；而且绝缘层位于控制栅极201和浮动栅极202之间。
图3A为根据本发明另一实施例的NVDRAM的单位单元的横截面图。图3B为图3A所示的NVDRAM的单位单元的电路图。
参考图3A，浮动栅极303由氮化物层制成。换言之，单位单元具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构301到305。但是，若控制栅极301是由金属制成的，则不需要第一氧化物绝缘层302。因此，单位单元可以具有金属-氮化物-氧化物-硅(MNOS)结构。
图4为根据本发明另一实施例的NVDRAM的存储体的框图。
其中一部分包括模式控制器401、内部电压产生器402、位线预充电电压开关模块403、字线译码器404、板线电压开关模块405、单元模块406、字线电压开关模块407、位线译码器408、感测放大器409和数据输入/输出缓冲器410。
在此，省略通用模块，即在通用DRAM中的操作模块的详细说明。例如，在通用DRAM中常用的位线译码器404和字线译码器408。因此，省略位线译码器404、数据输入/输出缓冲器410、感测放大器409、单元模块406和字线译码器408的说明。但是，在单元模块406中的各单位单元都是非挥发性存储单元，如示于图2A或图3A的单位单元。
在存储体中，用于驱动非挥发性动态随机存取存储器(NVDRAM)中包括多个单位单元的多个存储单元模块的电路，包括：用于接收外部电压且产生多个具有各不同电平的内部电压的内部电压产生器402；用于将多个内部电压的其中之一供应到字线、位线和电容器板线的开关模块；及用于控制开关模块的模式控制器401。其中，开关模块包括：用于将多个内部电压的其中之一供应到字线的字线电压开关模块407；用于将多个内部电压的其中之一供应到位线的位线预充电电压开关模块403；及用于将多个内部电压的其中之一供应到电容器板线的板线电压开关模块405。
下面，详细说明包括具有由多晶硅制成的浮动栅极的多个单位单元的NVDRAM的操作。当NVDRAM包括具有SONOS或MNOR结构的多个单元时，本发明将说明操作的不同处。
若外部电压是隔离的，则NVDRAM将数据保持在各单元中；反之，若有供应外部电压，则NVDRAM作为挥发性DRAM操作。因此，在本发明的NVDRAM中，操作模式包括4种模式：回叫模式、正常化模式、DRAM模式和程序模式。
在回叫模式中，当有供应外部电压时，为了将存储在浮动栅极303中的数据传送到电容器Cap，要检查各存储单元用于导通晶体管的阈值电压是否是第一阈值电压V_Hth或第二阈值电压V_Lth。其中，第一阈值电压V_Hth表示浮动栅极有电子，即存储逻辑低电平数据；而第二阈值电压V_Lth表示浮动栅极没有任何电子，即存储逻辑高电平数据。换言之，第一阈值电压V_Hth，如1V，高于第二阈值电压V_Lth，如0V。
尤其，如图4A所示，对所有存储单元中各晶体管的栅极供应较高的电压，如4V，以导通晶体管。然后，对所有的位线都供应供电电压V_DD，结果，逻辑高电平数据被写入所有的存储单元之中。换言之，逻辑高电平数据被存储在所有存储单元的电容器Cap之中。
之后，对各晶体管的栅极供应第二阈值电压V_Lth。然后，在某些具有通过第二阈值电压V_Lth导通的晶体管的存储单元中，将电容器Cap放电。但是，在其它的存储单元中，即具有没有通过第二阈值电压V_Lth导通的晶体管的各存储单元中，电容器Cap没有放电。
即，若存储单元中的晶体管的阈值电压高于第二阈值电压V_Lth，则在相同存储单元中的电容器Cap存储逻辑高电平数据。反之，电容器Cap存储逻辑低电平数据。
如上所述，在执行回叫模式之后，电容器Cap存储原始数据的反相数据。因此，存储在电容器Cap中的反相数据应该可以恢复成原始数据。在本发明中，正常化模式包括将反相数据恢复成原始数据的步骤。
另一方面，在回叫模式的另一范例中，数据不用数据转换就可以存储在电容器Cap中。
首先，选择一字线对其供应由下列的方程式1推导的字线电压。
V_wl＝V_blp+(V_Hth+V_Lth)/2               [方程式1]
其中，″V_blp″为NVDRAM器件作为挥发性DRAM操作时的位线预充电电压。″V_Hth″为NVDRAM操作在程序模式时，具有逻辑低电平数据的存储单元的第一阈值电压，而″V_Lth″为NVDRAM器件操作在程序模式时，具有逻辑低电平数据的单元的第二目标阈值电压。此外，对除了被选择的字线以外的其它字线供应预定的负电压，以保护电容器Cap和位线之间的漏电压。
之后，在单元模块的所有字线中，依序执行上述的过程。结果，通过第一和第二阈值电压V_Hth和V_Lth之间的电势差，各电容器Cap可以存储逻辑高电平数据或逻辑低电平数据。存储在电容器Cap中的数据被定义为下列的方程式2。
V_wl＝V_blp±(V_Hth-V_Lth)/2              [方程式2]
其中，上述的符号表示同于方程式1。
其次，通过对字线供应高于逻辑高电平数据电压的电压，刷新所有的存储单元。然后，将正常的数据，即未转换过的数据，存储在电容器Cap之中。
图6为图3A所示的NVDRAM器件的正常化模式的横截面图。
在完成回叫模式之后，因为数据存储在浮动栅极303之中，所以各存储单元中的晶体管的阈值电压都不相同。这是因为晶体管的阈值电压是基于数据的，即，存储在存储单元的浮动栅极中的逻辑高电平数据或逻辑低电平数据。其中，正常化模式用于将所有存储单元中的晶体管的阈值电压设为第一阈值电压V_Hth。
在第一步骤中，先分别备份存储在所有存储单元的各电容器Cap中的数据。
在第二步骤中，如图6所示，对所有的字线，即，所有存储单元中的晶体管的栅极都供应约5V的电压；对所有存储单元的位线和本体都供应约-3V的电压。然后，将位于第二绝缘层304下方的电子移到浮动栅极303。因此，各存储单元都具有高于第一阈值电压V_Hth，用于导通晶体管的阈值电压(示于图7)。
图7为图3A所示的NVDRAM器件在正常化模式时的浮动栅极的阈值电压图。具体地，图7为存储单元中的浮动栅极的第三阈值电压图。如图7(a)所示，其示出在对浮动栅极供应任何电荷之前的阈值电压。此外，如第7(b)图所示，其示出在对浮动栅极供应任何电荷之后的阈值电压。参考第7(a)图和第7(b)图，各存储单元具有高于第一目标阈值电压V_th-H的阈值电压。
在第三步骤中，当对晶体管的栅极供应约5V的电压时，通过供应连接到所有存储单元的所有位线中的逻辑高电平数据，对所有存储单元的电容器Cap进行充电。然后电容器Cap由逻辑高电平数据充电。
另一方面，在位线供电电压V_bl增加到逻辑高电平数据电压之后，电容器可以通过将逻辑高电平数据写在所有存储单元之中而充电。
图8和图9为图3A所示的NVDRAM器件在正常化模式时的单元偏压条件的横截面图。
在第四步骤中，各存储单元的阈值电压降低到第一阈值电压V_Hth，即1V。具体地，第四步骤包括下列步骤：(a)移除存储单元的浮动栅极中的电子；(b)通过对存储单元中的晶体管的栅极供应第一阈值电压V_Hth，将电容器Cap放电；重复步骤(a)和(b)，直到所有的电容器Caps都被放电。
例如，参考图5C，对字线电压供应第一阈值电压V_Hth，如1.0V，而对位线供应约0V的电压。然后，若存储单元的阈值电压低于第一阈值电压V_Hth，则存储单元的晶体管导通，而且存储单元的电容器Cap放电。但是，若阈值电压高于第一阈值电压V_Hth，电容器Cap就不会放电。
在第五步骤的步骤(a)中，参考图5D，对字线供应负电压，如-3V；对位线供应0V的电压；对本体(bulk)供应-3V的电压；而对电容器Cap的板线约从0V渐渐供应到约2.5V。其中，电容器Cap为耦合电容器，即，若电容器没有放电而且电容器两侧间的电压间隙保持固定，则在其某一侧的电压电平为响应另一侧的电压电平。然后，存储逻辑高电平数据的存储单元的存储节点电压电平增加到约5V，而存储逻辑低电平数据的存储单元的存储节点电压保持约2.5V。其中，存储节点Vn位于存储单元的电容器Cap和晶体管之间。结果，存储节点和控制栅极之间的电势差约为8V。此电势差足以将存储在浮动栅极303中的电子传送到电容器Cap。然后，阈值电压渐渐降低，直到阈值电压等于第一目标阈值电压V_Hth(示于图5D)。
之后，对晶体管的栅极供应第一阈值电压V_Hth，即0V。若阈值电压降低到第一阈值电压V_Hth，则电容器Cap放电；否则电容器Cap就不会放电。若电容器Cap没有放电，则晶体管的栅极就会供应负电压，如-3V。然后，存储在浮动栅极303中的电子移到电容器Cap。在所有的存储单元中，重复上述的过程，直到电容器放电。
此外，在晶体管的栅极供应负电压之前，因为晶体管的栅极供应第一阈值电压V_Hth，所以所有的存储单元都可以被刷新，以净化存储数据。
另一方面，因为电容器Cap的电容值不足以接收自浮动栅极输出的电荷，所以要重复该过程。其中，在本发明中，重复该过程一个周期被定义为压迫-刷新-检查(SRC)过程。
图10为图3A所示的NVDRAM的正常化模式表示图。
在SRC过程中，存储在第四步骤从逻辑高电平数据转换的逻辑低电平数据的存储单元第三阈值电压，因为电荷在第五步骤没有被移走，所以可以免于低于目标阈值电压。此操作被定义为阈值电压箝位。
最后，在第八步骤中(未示)，将备份数据恢复进入原始的单元。其中，通过回叫模式转换的数据，当数据有备份或恢复时，可以通过使用反相器还原。
另一方面，在具有SONOS结构的NVDRAM器件中，电荷并非在整个氮化物层303中收集，而是在接近源极308和漏极307这二侧的氮化物层303收集。其中，在接近源极308这一侧的氮化物层303收集的电荷应该会放电。因此，在第二和第三步骤之间，字线供应约-3V的电压，而位线则供应约5V的电压。
在正常DRAM模式中，NVDRAM器件作为挥发性DRAM操作。因此，省略正常DRAM模式的操作说明。
图11为图3A所示的NVDRAM器件在程序模式时的阈值电压图。
若外部电压是不稳定的或隔离的，则执行用于将存储在电容器Cap中的数据传送到浮动栅极的程序模式。
在第一步骤中，刷新多个存储单元，用于净化存储数据。
在第二步骤中，在存储逻辑高电平数据的存储单元中，阈值电压被箝制在第二阈值电压V_Lth。基于此步骤，对字线供应第二阈值电压V_Lth，如约0V，而对位线在预定时间供应约0V的电压。
之后，在第三步骤中，响应存储在多个存储单元中的数据，通过选择性放电在多个存储单元的各浮动栅极中的电荷，降低阈值电压。如图9所示，对字线供应约-3V的电压，而电容器的板线从约0V增加到约2.5V。结果，存储逻辑高电平的存储单元的存储节点电压约为5V；而存储逻辑低电平的存储单元的存储节点电压约为2.5V。然后，参考图11，在只存储逻辑高电平数据的存储单元中，在浮动栅极中收集的电荷被放电到电容器Cap，因此，阈值电压降低。
最后，依续重复第二和第三步骤，直到所有的存储单元都存储逻辑低电平数据。此步骤和正常化模式的SRC类似。如图11所示，在NVDRAM器件操作在程序模式之后，将存储逻辑高电平数据的某些存储单元的阈值电压改变为第二阈值电压V_Lth，而存储逻辑低电平数据的其它存储单元的阈值电压则不改变。
因此，根据上述的最佳实施例，通过对存储单元中的字线、位线和电容器的板线供应各种不同的电压，可以控制NVDRAM器件。尤其，因为电容器的板线可以响应NVDRAM器件的操作模式而供应各种不同的电压，所以NVDRAM器件可以通过一个相当低的内部电压操作。结果，NVDRAM器件可以显著地减少功率消耗。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。