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1、(10)申请公布号 CN 102420252 A (43)申请公布日 2012.04.18 C N 1 0 2 4 2 0 2 5 2 A *CN102420252A* (21)申请号 201110405658.7 (22)申请日 2011.12.08 H01L 29/78(2006.01) H01L 29/06(2006.01) H01L 21/336(2006.01) H01L 21/28(2006.01) (71)申请人无锡新洁能功率半导体有限公司 地址 214131 江苏省无锡市滨湖区高浪东路 999号无锡（滨湖）国家传感信息中心启 航大厦8楼 (72)发明人朱袁正 秦旭光 丁磊 (7。
2、4)专利代理机构无锡市大为专利商标事务所 32104 代理人曹祖良 (54) 发明名称 超高元胞密度深沟槽功率MOS器件及其制造 方法 (57) 摘要 本发明涉及一种超高元胞密度深沟槽功率 MOS器件及其制造方法，其包括位于半导体基板 上的元胞区及终端保护区，元胞区内包括若干规 则排布且相互平行并联设置的元胞，元胞区内的 元胞采用沟槽结构，元胞沟槽的上方设置有源极 接触孔，源极接触孔包括至少一个第一源极接触 孔，所述第一源极接触孔从相邻元胞沟槽间的绝 缘介质层表面向下延伸到半导体基板的第一主 面；在源极接触孔的上方淀积有源极金属，源极 金属与第一导电类型源极区及第二导电类型阱层 欧姆接触，且源。
3、极金属与元胞沟槽内的导电多晶 硅通过绝缘介质层相绝缘隔离。本发明元胞密度 仅受制于元胞沟槽的最小线宽和间距，不受制于 接触孔线宽和孔到元胞沟槽的对位精度，元胞密 度至少可达2G/inch 2 ，可大幅度降低特征导通电 阻。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 8 页 附图 8 页 CN 102420264 A 1/3页 2 1.一种超高元胞密度深沟槽MOS器件，在所述功率MOS器件的俯视平面上，包括位于半 导体基板上的元胞区及终端保护区，所述元胞区位于半导体基板的中心区，所述终端保护 区环绕包围元胞区；在所述功率MOS。
4、器件的截面上，半导体基板具有相对应的第一主面与 第二主面，所述第一主面与第二主面间包括第一导电类型漏极区及位于所述第一导电类型 漏极区上方的第一导电类型外延层，第一导电类型外延层对应的表面形成第一主面，第一 导电类型漏极区对应的表面形成第二主面；第一导电类型外延层内的上部设有第二导电类 型阱层；元胞区内包括若干并联设置的元胞，所述元胞区内的元胞采用沟槽结构，元胞沟槽 位于第二导电类型阱层，深度伸入第二导电类型阱层下方的第一导电类型外延层；相邻元 胞沟槽的侧壁上方设有第一导电类型源极区，所述第一导电类型源极区与元胞沟槽的侧壁 相接触；其特征是： 在所述功率MOS器件的截面上，所述元胞沟槽的内壁及。
5、底部生长有绝缘栅氧化层，在 所述生长有绝缘栅氧化层的元胞沟槽内淀积有导电多晶硅；在所述半导体基板的第一主面 上淀积绝缘介质层，所述绝缘介质层覆盖于元胞沟槽的槽口并覆盖于半导体基板的第一主 面； 在所述功率MOS器件的截面上，所述元胞沟槽的上方设置有源极接触孔，所述源极接 触孔包括至少一个第一源极接触孔，所述第一源极接触孔从元胞沟槽上方相应的绝缘介质 层表面向下延伸到半导体基板的第一主面；在所述源极接触孔的上方淀积有源极金属，所 述源极金属填充于第一源极接触孔内，并覆盖相应的绝缘介质层上；源极金属与第一导电 类型源极区及第二导电类型阱层欧姆接触，且源极金属与元胞沟槽内的导电多晶硅通过绝 缘介质层。
6、相绝缘隔离。 2.根据权利要求1所述的超高元胞密度深沟槽MOS器件，其特征是：在所述功率MOS器 件的截面上，所述导电多晶硅在元胞沟槽内的深度小于元胞沟槽的深度，绝缘介质层填充 于元胞沟槽的槽口部且覆盖于第一主面上；通过刻蚀元胞沟槽槽口及相邻元胞沟槽间的绝 缘介质层并延伸到第一主面形成第一源极接触孔；元胞沟槽内的导电多晶硅通过位于元胞 沟槽槽口内的绝缘介质层与源极金属相绝缘隔离。 3.根据权利要求1所述的超高元胞密度深沟槽MOS器件，其特征是：所述源极接触孔 包括第二源极接触孔，所述第二源极接触孔位于相邻的元胞沟槽间，且第二源极接触孔从 绝缘介质层的表面延伸进入半导体基板内；源极金属填充于第二。
7、源极接触孔内，并与第一 导电类型源极区及第二导电类型阱层欧姆接触。 4.根据权利要求1所述的超高元胞密度深沟槽MOS器件，其特征是：所述第一导电类 型外延层包括第一导电类型第一外延层及第一导电类型第二外延层，第一导电类型第一外 延层位于第一导电类型第二外延层与第一导电类型漏极区间，且第一导电类型第一外延层 邻近第一导电类型漏极区及第一导电类型第二外延层；第二导电类型阱层位于第一导电类 型第二外延层内的上部；元胞沟槽的深度伸入第一导电类型第二外延层或第一导电类型第 一外延层内。 5.一种超高元胞密度深沟槽功率MOS器件的制造方法，其特征是，所述功率MOS器件的 制造方法包括如下步骤： （a）、提。
8、供具有两个相对主面的半导体基板，所述半导体基板包括第一导电类型漏极区 及位于所述第一导电类型漏极区上方的第一导电类型第一外延层及第一导电类型第二外 权 利 要 求 书CN 102420252 A CN 102420264 A 2/3页 3 延层，所述第一导电类型第二外延层的表面形成半导体基板的第一主面，第一导电类型漏 极区的表面形成半导体基板的第二主面； （b）、在上述半导体基板的第一主面上淀积硬掩膜层，制作光刻胶并选择性地掩蔽和刻 蚀硬掩膜层，在半导体基板的第一主面上形成沟槽刻蚀的硬掩膜窗口； （c）、利用上述硬掩膜窗口，在第一主面上通过干法刻蚀半导体基板，在半导体基板内 形成深沟槽，所述深。
9、沟槽包括元胞沟槽； （d）、在上述半导体基板的第一主面上生长牺牲氧化层，所述牺牲氧化层覆盖于第一主 面上，并覆盖于元胞沟槽的侧壁及底部表面； （e）、通过刻蚀去除上述覆盖于第一主面及元胞沟槽内的牺牲氧化层，并在上述半导体 基板的第一主面上生长绝缘栅氧化层，所述绝缘栅氧化层覆盖在第一主面及元胞沟槽内， 并形成覆盖元胞沟槽侧壁及底部的绝缘栅氧化层； （f）、在上述半导体基板的第一主面上淀积栅极导电多晶硅材料层，所述栅极导电多晶 硅材料层填充于元胞沟槽内并覆盖于第一主面上； （g）、去除上述半导体基板第一主面上的栅极导电多晶硅材料层，得到位于元胞沟槽内 的导电多晶硅； （h）、在上述半导体基板的第一。
10、主面上注入第二导电类型杂质离子，并通过推阱形成第 二导电类型阱层，所述第二导电类型阱层包括元胞区的第二导电类型阱层；所述元胞区内 的第二导电类型阱层在第一导电类型第二外延层内的深度小于导电多晶硅在元胞沟槽内 向下延伸的深度； （i）、在上述半导体基板的第一主面上，进行源极区光刻，并注入第一导电类型杂质离 子，通过推结形成元胞区的第一导电类型源极区； （j）、在上述半导体基板的第一主面上淀积绝缘介质层，所述绝缘介质层覆盖于半导体 基板的第一主面； （k）、对上述绝缘介质层进行接触孔光刻，得到位于元胞沟槽相应位置的源极接触孔； （l）、在上述半导体基板的第一主面上注入第二导电类型杂质并退火； （m。
11、）、在上述绝缘介质层上淀积金属层，所述金属层填充于源极接触孔内，并覆盖于绝 缘介质层上，形成金属连线；所述金属连线包括源极金属，所述源极金属与第一导电类型源 极区、第二导电类型阱区欧姆接触。 6.根据权利要求5所述超高元胞密度深沟槽功率MOS器件的制造方法，其特征是：还 包括步骤（n）、在上述金属连线上淀积钝化层，并在钝化层上制作光刻胶定义出金属线窗 口，通过干法刻蚀形成所述金属线窗口。 7.根据权利要求6所述超高元胞密度深沟槽功率MOS器件的制造方法，其特征是：所 述钝化层包括淀积于金属连线上的二氧化硅层及位于所述二氧化硅层上的氮化硅层。 8.根据权利要求5所述超高元胞密度深沟槽功率MOS器。
12、件的制造方法，其特征是：所 述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。 9.根据权利要求5所述超高元胞密度深沟槽功率MOS器件的制造方法，其特征是：所 述绝缘介质层为硅玻璃（USG）、硼磷硅玻璃（BPSG）或磷硅玻璃（PSG）。 10.根据权利要求5所述超高元胞密度深沟槽功率MOS器件的制造方法，其特征是：所 述步骤（k）中，当得到的源极接触孔包括第一源极接触孔及第二源极接触孔时，所述步骤 权 利 要 求 书CN 102420252 A CN 102420264 A 3/3页 4 （k）包括步骤（k1）、对上述绝缘介质层进行第一次接触孔光刻和刻蚀，将元。
13、胞沟槽上方相应 的绝缘介质层从其表面刻蚀到第一主面，得到所需的第一源极接触孔；（k2）、对上述绝缘 介质层进行第二次接触孔光刻和刻蚀，将元胞沟槽上侧相应的绝缘介质层从其表面刻蚀到 第一主面下方，得到所需的第二源极接触孔。 权 利 要 求 书CN 102420252 A CN 102420264 A 1/8页 5 超高元胞密度深沟槽功率 MOS 器件及其制造方法 技术领域 0001 本发明涉及一种功率MOS器件及其制造方法，尤其是一种超高元胞密度深沟槽功 率MOS器件及其制造方法，属于半导体器件的技术领域。 背景技术 0002 沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的。
14、特点， 广泛应用于各类电源管理及开关转换。随着工业的发展，全球变暖导致气候环境越来越恶 劣，各国开始越来越重视节能减碳和可持续发展，因此对于功率MOS器件的功耗及其转换 效率要求越来越高，在应用频率不高的情况下，功耗主要由导通损耗决定，导通损耗主要受 制于特征导通电阻大小的影响；其中，特征导通电阻越小，导通损耗越小。 0003 降低特征导通电阻的有效方法之一是通过提高元胞密度，增加单位面积总有效宽 度，从而达到降低特征导通电阻的目的。提高元胞密度即需降低相邻元胞间距（pitch），目 前现有国内外量产的最小pitch在1.0m左右，现有技术再向下降低受制于光刻工艺能 力和光刻机对位精度，光刻工。
15、艺能力主要指能曝光出最小的沟槽线宽和接触孔线宽，对位 精度主要指孔曝光时孔与元胞沟槽的对位精度。目前国内量产工艺能曝光并能保持刻蚀 后形貌良好的最小元胞沟槽线宽约0.25m，最终刻蚀并制作牺牲氧化层和绝缘栅氧化层 后，沟槽线宽约0.4m，国内量产能曝光并能保持刻蚀后形貌良好的最小元胞接触孔线宽 约0.25m，248nm DUV光刻机对位精度在60nm左右，为保证足够工艺窗口，元胞接触孔到 最终做完绝缘栅氧化层元胞沟槽的间距至少为0.09m，这样现有技术工艺，最小能达到的 pitch约为0.83m，很难进一步降低。 0004 因此，如何通过改进器件设计，克服工艺能力局限，来提高元胞密度，降低导通。
16、电 阻成为本技术领域技术人员的重要研究方向。 发明内容 0005 本发明的目的是克服现有技术中存在的不足，提供一种超高元胞密度深沟槽功率 MOS器件及其制造方法，其结构紧凑，元胞密度仅受制于元胞沟槽的最小线宽和间距，不受 制于接触孔线宽和孔到元胞沟槽的对位精度，元胞密度至少可达2G/inch 2 ，可大幅度降低 特征导通电阻。 0006 按照本发明提供的技术方案，所述超高元胞密度深沟槽MOS器件，在所述功率MOS 器件的俯视平面上，包括位于半导体基板上的元胞区及终端保护区，所述元胞区位于半导 体基板的中心区，所述终端保护区环绕包围元胞区；在所述功率MOS器件的截面上，半导体 基板具有相对应的第。
17、一主面与第二主面，所述第一主面与第二主面间包括第一导电类型漏 极区及位于所述第一导电类型漏极区上方的第一导电类型外延层，第一导电类型外延层对 应的表面形成第一主面，第一导电类型漏极区对应的表面形成第二主面；第一导电类型外 延层内的上部设有第二导电类型阱层；元胞区内包括若干并联设置的元胞，所述元胞区内 的元胞采用沟槽结构，元胞沟槽位于第二导电类型阱层，深度伸入第二导电类型阱层下方 说 明 书CN 102420252 A CN 102420264 A 2/8页 6 的第一导电类型外延层；相邻元胞沟槽的侧壁上方设有第一导电类型源极区，所述第一导 电类型源极区与元胞沟槽的侧壁相接触；其创新在于： 在所。
18、述功率MOS器件的截面上，所述元胞沟槽的内壁及底部生长有绝缘栅氧化层，在 所述生长有绝缘栅氧化层的元胞沟槽内淀积有导电多晶硅；在所述半导体基板的第一主面 上淀积绝缘介质层，所述绝缘介质层覆盖于元胞沟槽的槽口并覆盖于半导体基板的第一主 面； 在所述功率MOS器件的截面上，所述元胞沟槽的上方设置有源极接触孔，所述源极接 触孔包括至少一个第一源极接触孔，所述第一源极接触孔从元胞沟槽上方相应的绝缘介质 层表面向下延伸到半导体基板的第一主面；在所述源极接触孔的上方淀积有源极金属，所 述源极金属填充于第一源极接触孔内，并覆盖相应的绝缘介质层上；源极金属与第一导电 类型源极区及第二导电类型阱层欧姆接触，且源。
19、极金属与元胞沟槽内的导电多晶硅通过绝 缘介质层相绝缘隔离。 0007 在所述功率MOS器件的截面上，所述导电多晶硅在元胞沟槽内的深度小于元胞沟 槽的深度，绝缘介质层填充于元胞沟槽的槽口部且覆盖于第一主面上；通过刻蚀元胞沟槽 槽口及相邻元胞沟槽间的绝缘介质层并延伸到第一主面形成第一源极接触孔；元胞沟槽内 的导电多晶硅通过位于元胞沟槽槽口内的绝缘介质层与源极金属相绝缘隔离。 0008 所述源极接触孔包括第二源极接触孔，所述第二源极接触孔位于相邻的元胞沟槽 间，且第二源极接触孔从绝缘介质层的表面延伸进入半导体基板内；源极金属填充于第二 源极接触孔内，并与第一导电类型源极区及第二导电类型阱层欧姆接触。。
20、 0009 所述第一导电类型外延层包括第一导电类型第一外延层及第一导电类型第二外 延层，第一导电类型第一外延层位于第一导电类型第二外延层与第一导电类型漏极区间， 且第一导电类型第一外延层邻近第一导电类型漏极区及第一导电类型第二外延层；第二导 电类型阱层位于第一导电类型第二外延层内的上部；元胞沟槽的深度伸入第一导电类型第 二外延层或第一导电类型第一外延层内。 0010 一种超高元胞密度深沟槽功率MOS器件的制造方法，所述功率MOS器件的制造方 法包括如下步骤： a、提供具有两个相对主面的半导体基板，所述半导体基板包括第一导电类型漏极区及 位于所述第一导电类型漏极区上方的第一导电类型第一外延层及第。
21、一导电类型第二外延 层，所述第一导电类型第二外延层的表面形成半导体基板的第一主面，第一导电类型漏极 区的表面形成半导体基板的第二主面； b、在上述半导体基板的第一主面上淀积硬掩膜层，制作光刻胶并选择性地掩蔽和刻蚀 硬掩膜层，在半导体基板的第一主面上形成沟槽刻蚀的硬掩膜窗口； c、利用上述硬掩膜窗口，在第一主面上通过干法刻蚀半导体基板，在半导体基板内形 成深沟槽，所述深沟槽包括元胞沟槽； d、在上述半导体基板的第一主面上生长牺牲氧化层，所述牺牲氧化层覆盖于第一主面 上，并覆盖于元胞沟槽的侧壁及底部表面； e、通过刻蚀去除上述覆盖于第一主面及元胞沟槽内的牺牲氧化层，并在上述半导体基 板的第一主面上。
22、生长绝缘栅氧化层，所述绝缘栅氧化层覆盖在第一主面及元胞沟槽内，并 形成覆盖元胞沟槽侧壁及底部的绝缘栅氧化层； 说 明 书CN 102420252 A CN 102420264 A 3/8页 7 f、在上述半导体基板的第一主面上淀积栅极导电多晶硅材料层，所述栅极导电多晶硅 材料层填充于元胞沟槽内并覆盖于第一主面上； g、去除上述半导体基板第一主面上的栅极导电多晶硅材料层，得到位于元胞沟槽内的 导电多晶硅； h、在上述半导体基板的第一主面上注入第二导电类型杂质离子，并通过推阱形成第二 导电类型阱层，所述第二导电类型阱层包括元胞区的第二导电类型阱层；所述元胞区内的 第二导电类型阱层在第一导电类型第二。
23、外延层内的深度小于导电多晶硅在元胞沟槽内向 下延伸的深度； i、在上述半导体基板的第一主面上，进行源极区光刻，并注入第一导电类型杂质离子， 通过推结形成元胞区的第一导电类型源极区； j、在上述半导体基板的第一主面上淀积绝缘介质层，所述绝缘介质层覆盖于半导体基 板的第一主面； k、对上述绝缘介质层进行接触孔光刻，得到位于元胞沟槽相应位置的源极接触孔； l、在上述半导体基板的第一主面上注入第二导电类型杂质并退火； m、在上述绝缘介质层上淀积金属层，所述金属层填充于源极接触孔内，并覆盖于绝缘 介质层上，形成金属连线；所述金属连线包括源极金属，所述源极金属与第一导电类型源极 区、第二导电类型阱区欧姆接。
24、触。 0011 还包括步骤n、在上述金属连线上淀积钝化层，并在钝化层上制作光刻胶定义出金 属线窗口，通过干法刻蚀形成所述金属线窗口。 0012 所述钝化层包括淀积于金属连线上的二氧化硅层及位于所述二氧化硅层上的氮 化硅层。 0013 所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅 加氮化硅。 0014 所述绝缘介质层为硅玻璃（USG）、硼磷硅玻璃（BPSG）或磷硅玻璃（PSG）。 0015 所述步骤k中，当得到的源极接触孔包括第一源极接触孔及第二源极接触孔时， 所述步骤k包括步骤k1、对上述绝缘介质层进行第一次接触孔光刻和刻蚀，将元胞沟槽上 方相应的绝缘介质层从其。
25、表面刻蚀到第一主面，得到所需的第一源极接触孔；k2、对上述绝 缘介质层进行第二次接触孔光刻和刻蚀，将元胞沟槽上侧相应的绝缘介质层从其表面刻蚀 到第一主面下方，得到所需的第二源极接触孔。 0016 所述“第一导电类型”和“第二导电类型”两者中，对于N型MOSFET，第一导电类型 指N型，第二导电类型为P型；对于P型MOSFET，第一导电类型与第二导电类型所指的类型 与N型MOSFET正好相反。 0017 本发明的优点：形成第一源极接触孔时，将第一主面上对应的绝缘介质层刻蚀掉， 源极金属通过元胞沟槽槽口的绝缘介质层与栅极导电多晶硅绝缘隔离。由于形成第一源 极接触孔的过程可知，由于第一源极接触孔未伸。
26、入第一主面以下，元胞区的元胞密度不受 制于接触孔线宽及接触孔到元胞沟槽的对位精度，仅受制于元胞沟槽的最小线宽和间距， 根据第一源极接触孔的不同设置，元胞区的元胞密度至少可达2G/inch 2 ，相比较1.0m pitch元胞密度633M/ inch 2 ,元胞密度提高约220%，可大幅度降低特征导通电阻。 说 明 书CN 102420252 A CN 102420264 A 4/8页 8 附图说明 0018 图1为本发明实施例1结构示意图。 0019 图2为本发明实施例2的结构示意图。 0020 图3图13和图15为本发明得到实施例1结构时的具体工艺步骤实施剖视图，其 中： 图3为半导体基板的。
27、剖视图。 0021 图4为形成硬掩膜窗口后的剖视图。 0022 图5为刻蚀形成元胞沟槽后的剖视图。 0023 图6为生长牺牲氧化层后的剖视图。 0024 图7为生长绝缘栅氧化层后的剖视图。 0025 图8为淀积栅极导电多晶硅材料层后的剖视图。 0026 图9为得到元胞沟槽内导电多晶硅后的剖视图。 0027 图10为形成第二导电类型阱层后的剖视图。 0028 图11为形成第一导电类型源极区后的剖视图。 0029 图12为淀积绝缘介质层后的剖视图。 0030 图13为刻蚀绝缘介质层得到第一源极接触孔的剖视图。 0031 图15为淀积金属层形成源极金属后的剖视图。 0032 图3图10、图14和图1。
28、6为本发明得到实施例2结构时的具体工艺步骤剖视图， 其中： 图14为刻蚀绝缘介质层得到第一源极接触孔及第二源极接触孔后的剖视图。 0033 图16为淀积金属层形成源极金属后的剖视图。 具体实施方式 0034 下面结合具体附图和实施例对本发明作进一步说明。 0035 如图1图16所示：以N型功率MOS器件为例，本发明包括N型漏极区1、N型第一 外延层2、N型第二外延层3、P阱层4、源极金属5、导电多晶硅6、N型源极区7、第一源极接 触孔8、绝缘介质层9、绝缘栅氧化层10、元胞沟槽11、第二源极接触孔12、第一主面13、第 二主面14、硬掩膜层15、硬掩膜层窗口16、牺牲氧化层17及元胞沟槽槽口1。
29、8。 0036 在功率MOS器件的俯视平面上，包括位于半导体基板中心区的元胞区及位于所述 元胞区外圈的终端保护区，所述终端保护区环绕包围元胞区。如图1和图15所示：在所述 功率MOS器件的截面上，所述半导体基板具有相对应的第一主面13及第二主面14，所述第 一主面13与第二主面14间包括N型漏极区1及位于所述N型漏极区1上方的N型外延层， 所述N型外延层包括N型第一外延层2及位于所述N型第一外延层2上方的N型第二外延 层3，所述N型第一外延层2对应于与N型第二外延层3相连的另一侧邻接N型漏极区1；N 型漏极区1对应的表面形成第二主面14，N型第二外延层3对应的表面形成第一主面13；N 型第二外。
30、延层3内的上部设有贯通元胞区的P阱层4。 0037 在所述功率MOS器件的截面上，元胞区包括若干并联设置的元胞，所述元胞采用 沟槽，所述元胞沟槽11位于P阱层4，深度伸入P阱层4下方的N型第二外延层3或N型第 二外延层2内。在相邻元胞沟槽11侧壁上方设有N型源极区7，所述N型源极区7位于P 说 明 书CN 102420252 A CN 102420264 A 5/8页 9 阱层4内，并与元胞沟槽11的侧壁相接触。元胞沟槽11的侧壁及底部生长有绝缘栅氧化 层10，在生长有绝缘栅氧化层10的元胞沟槽11内淀积导电多晶硅6，所述导电多晶硅6在 元胞沟槽11内的深度小于元胞沟槽11的深度，从而能够在元。
31、胞沟槽11的槽口留有一定的 空间以能够容纳绝缘介质层9。此外，导电多晶硅6在元胞沟槽11内的深度可以与元胞沟 槽11的深度相一致，绝缘介质层9覆盖于元胞沟槽11槽口的上方。在上述元胞沟槽11的 上方淀积绝缘介质层9，当导电多晶硅6的深度小于元胞沟槽11的深度时，绝缘介质层9的 一部分填充在元胞沟槽11内并覆盖于半导体基板的第一主面上13上。刻蚀绝缘介质层9， 在元胞区得到源极接触孔；通过在源极接触孔内淀积金属连线形成源极金属5，源极金属5 与N型有源区7及P阱层4欧姆接触，下面通过实施例1和实施例2来说明本发明源极接 触孔的设置情况。 0038 实施例1 在绝缘介质层9上淀积有金属连线，所述金。
32、属连线包括源极金属5，为了能够使得源极 金属5与N型源极区7及P阱层4欧姆接触，需要对绝缘介质层9进行刻蚀形成源极接触 孔，所述源极接触孔包括第一源极接触孔8，图1和图15中只示出了源极接触孔采用第一源 极接触孔8的情况。具体地，对覆盖于第一主面13上的绝缘介质层9进行刻蚀，所述刻蚀 的深度与绝缘介质层9在第一主面13上的高度相一致，即刻蚀时，从绝缘介质层9的表面 向下延伸到第一主面13上，得到第一源极接触孔8；但因实际工艺限制，通常刻蚀到第一主 面13时，还会过刻蚀，这样第一源极接触孔8通常也会伸入第一主面13下很小的深度，所 述伸入的深度不足以破坏源极金属5和导电多晶硅6的绝缘性能。得到第。
33、一源极接触孔8 后，在第一源极接触孔8内淀积金属层，形成源极金属5。所述源极金属5填充在第一源极 接触孔8内，并覆盖于第一主面13上。由于元胞沟槽11内的槽口部留有相应厚度的绝缘 介质层9，因此源极金属5能够与元胞沟槽11内的导电多晶硅6相绝缘隔离；同时，源极金 属5覆盖于第一主面13上，源极金属5与N型源极区7及P阱层4欧姆接触。由于第一源 极接触孔8将整个覆盖于第一主面13上的绝缘介质层9刻蚀掉，由于第一源极接触孔未伸 入第一主面以下，因此源极接触孔不受其到元胞沟槽11的对位精度限制，第一源极接触孔 8到最接近的元胞沟槽11的间距可以小到0，从而使得元胞区内的元胞密度大幅提高。也 可以保留。
34、元胞沟槽11槽口上方的绝缘介质层9，将元胞沟槽11相应的绝缘介质层9全部刻 蚀掉，以形成第一源极接触孔8。 0039 实施例2 如图2和图16所示：在元胞沟槽11的上方同时设置第一源极接触孔8及第二源极接 触孔12的结构示意图。当源极接触孔同时包括第一源极接触孔8及第二源极接触孔12时， 为了形成第一源极接触孔8，需将绝缘介质层9全部刻蚀到第一主面13上；为了能形成第 二源极接触孔12，需将相应绝缘介质层9刻蚀到第一主面13后延伸进入第一主面13的下 方，即第二源极接触孔12的深度伸入第一主面13的下方；第二源极接触孔12位于两相邻 的元胞沟槽11间，且第二源极接触孔12的宽度小于两相邻元胞沟。
35、槽11间的宽度。当源极 接触孔全部采用第二源极接触孔12时，那么得到的沟槽型的元胞沟槽11结构与现有结构 将相一致，元胞区元胞密度将受到接触孔线宽的影响。当设置第一源极接触孔8与第二源 极接触孔12相交错的分布后，通过第一源极接触孔8能够提高元胞区元胞的密度。元胞沟 槽11的深度可以与现有功率MOS器件的元胞沟槽深度相一致。 说 明 书CN 102420252 A CN 102420264 A 6/8页 10 0040 为了能够形成上述结构的功率MOS器件，可以采用下述工艺步骤实现： a、提供具有两个相对主面的半导体基板，所述半导体基板包括N型漏极区1及位于N 型漏极区1上方的N型第一外延层2。
36、及N型第二外延层3，所述N型第二外延层3的表面 形成半导体基板的第一主面13，N型漏极区1的表面形成半导体基板的第二主面14，如图3 所示；所述半导体基板的材料包括硅； b、在上述半导体基板的第一主面13上淀积硬掩膜层15，制作光刻胶并选择性地掩蔽 和刻蚀硬掩膜层15，在半导体基板的第一主面13上形成沟槽刻蚀的硬掩膜窗口16，如图4 所示； 所述硬掩膜层15可以采用LPTEOS（低压化学气相沉积四乙基原硅酸盐）、热氧化二氧 化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅；利用硬掩膜窗口16能够在半导体 基板内形成沟槽； c、利用上述硬掩膜窗口16，在第一主面13上通过干法刻蚀半导体基板，在半导。
37、体基板 内形成深沟槽后去除第一主面13上的硬掩膜层15，所述深沟槽包括元胞沟槽11，如图5所 示； 当元胞区采用沟槽结构时，利用硬掩膜窗口16能够得到元胞沟槽11，所述元胞沟槽11 从第一主面13向下延伸，元胞沟槽11延伸进入N型第二外延层3或N型第一外延层2内； 当还有其他沟槽结构时，能够通过同一工艺步骤形成； d、在上述半导体基板的第一主面13上生长牺牲氧化层17，所述牺牲氧化层17覆盖于 第一主面13上，并覆盖于元胞沟槽11的侧壁及底部表面，如图6所示； e、通过刻蚀去除上述覆盖于第一主面13及元胞沟槽11内的牺牲氧化层17，并在上述 半导体基板的第一主面13上生长绝缘栅氧化层10，所述。
38、绝缘栅氧化层10覆盖在对应生长 牺牲氧化层17的第一主面13及元胞沟槽11内，并形成覆盖元胞沟槽11侧壁及底部的绝 缘栅氧化层10，如图7所示； 为了能够得到所需的绝缘栅氧化层10，需要将之前生长的牺牲氧化层17刻蚀掉，即将 第一主面13及元胞沟槽11内的牺牲氧化层17同时刻蚀掉；牺牲氧化层17刻蚀后，在第一 主面13及元胞沟槽11内生长绝缘栅氧化层10，所述绝缘栅氧化层10的厚度与所需的绝缘 栅氧化层10的厚度相一致，以能够形成绝缘栅氧化层10；当绝缘栅氧化层10生长于元胞 沟槽11的侧壁及底部时，能够在元胞沟槽11内形成多晶硅淀积槽； f、在上述半导体基板的第一主面13上淀积栅极导电多晶硅。
39、材料层，所述栅极导电多 晶硅材料层填充于元胞沟槽11内并覆盖于第一主面13上，如图8所示； 通过淀积栅极导电多晶硅材料层后，能够得到位于元胞沟槽11内的导电多晶硅6，所 述导电多晶硅6与元胞沟槽11的侧壁及底部间通过绝缘栅氧化层10相绝缘； g、去除上述半导体基板第一主面13上的栅极导电多晶硅材料层，得到位于元胞沟槽 11内的导电多晶硅6，如图9所示； 所述刻蚀第一主面13上的栅极导电多晶硅材料层时，同时刻蚀位于元胞沟槽11槽口 部的栅极导电多晶硅，能够在元胞沟槽槽口18形成未有栅极导电多晶硅的空间； h、在上述半导体基板的第一主面13上注入P型杂质离子，并通过推阱形成P阱层4，所 述P阱层4。
40、包括元胞区的P阱层4；所述元胞区内的P阱层4在N型第二外延层3内的深 度小于导电多晶硅6在元胞沟槽11内向下延伸的深度，如图10所示； 说 明 书CN 102420252 A CN 102420264 A 7/8页 11 所述注入的P型杂质离子为常规的P型杂质离子，如B（硼）等； i、在上述半导体基板的第一主面13上，进行源极区光刻，并注入N型杂质离子，通过推 结形成元胞区的N型源极区7，如图11所示； 所述N型杂质离子可以采用常规的离子注入工艺，该N型杂质离子通常为As（砷）等； N型源极区7位于P阱层4的上部，且N型源极区7与元胞沟槽11的侧壁相接触； 在形成本发明实施例1中的N型源极区7。
41、结构时，相邻元胞沟槽11侧壁上方的N型源 极区7间通过P阱层4相隔离； 而在形成本发明实施例2中的N型源极区7结构时，可以将相应元胞沟槽11间的N型 源极区7连接成一体，通过形成第二源极接触孔12后，通过位于第二源极接触孔12内的源 极金属5将相邻的N型源极区7连接成等电位； j、在上述半导体基板的第一主面13上淀积绝缘介质层9，所述绝缘介质层9覆盖于半 导体基板的第一主面13，如图12所示； 所述绝缘介质层9覆盖于第一主面13上，当元胞沟槽11槽口的导电多晶硅6也被刻 蚀掉时，绝缘介质层9会填充在相应的元胞沟槽11的槽口部；绝缘介质层为硅玻璃（USG）、 硼磷硅玻璃（BPSG）或磷硅玻璃（P。
42、SG）； k、对上述绝缘介质层9进行接触孔光刻，得到位于 元胞沟槽11两侧及上方的源极接触孔； 当得到的源极接触孔包括第一源极接触孔8及第二源极接触孔12时，由于第一源极接 触孔8及第二源极接触孔12的刻蚀深度不一样，因此需要两步刻蚀工艺才能形成第一源极 接触孔8及第二源极接触孔12的结构；具体地，所述步骤k包括步骤k1、对上述绝缘介质 层9进行第一次接触孔光刻和刻蚀，将元胞沟槽11上方相应的绝缘介质层9从其表面刻蚀 到第一主面13，得到所需的第一源极接触孔8；k2、对上述绝缘介质层9进行第二次接触孔 光刻和刻蚀，将元胞沟槽11上侧相应的绝缘介质层9从其表面刻蚀到第一主面13下方，得 到所需的。
43、第二源极接触孔12，即第二源极接触孔12伸入第一主面13下方； 如图13和图14所示；图13中，为源极接触孔只包括第一源极接触孔8的结构，图14 中源极接触孔同时包括第一源极接触孔8及第二源极接触孔12；同时，第一源极接触孔8 将元胞沟槽11槽口上方及相邻元胞沟槽11间的绝缘介质层9全部刻蚀掉，并延伸到第一 主面13上；图14中同时存在第一源极接触孔8及第二源极接触孔12时，第二源极接触孔 12与对应相邻的第一源极接触孔8通过源极金属实现等电位连接；第二源极接触孔12位 于第一主面13的下方；所述形成N型源极区7的结构根据需要在步骤i后得到； l、在上述半导体基板的第一主面13上注入P型杂质并。
44、退火； 通过注入P型杂质并退火后，能够保证上述接触孔形成欧姆接触孔，所述退火温度通 常在700900左右； m、在上述绝缘介质层9上淀积金属层，所述金属层填充于源极接触孔内，并覆盖于绝 缘介质层9上，形成金属连线；所述金属连线包括源极金属5，所述源极金属5与N型源极 区5、P型阱区4欧姆接触。 0041 如图15所示：为在第一源极接触孔8内填充源极金属5后结构示意图；源极金属 5与元胞沟槽11内的导电多晶硅6通过元胞沟槽11槽口部的绝缘介质层9相绝缘隔离，同 时源极金属5与相邻元胞沟槽11间的N型源极区7及P阱层4欧姆接触，形成本发明实施 例1的结构。 说 明 书CN 102420252 A 。
45、CN 102420264 A 8/8页 12 0042 如图16所示：为第一源极接触孔8及第二源极接触孔12内同时填充源极金属5 后的结构示意图。源极金属5与元胞沟槽11内的导电多晶硅6通过元胞沟槽11槽口部的 绝缘介质层9相绝缘隔离，同时源极金属5与相邻元胞沟槽11间的N型源极区7及P阱层 4欧姆接触，将N型源极区7及P阱层4连接成等电位。第二源极接触孔12位于元胞沟槽 11的两侧，第二源极接触孔12伸入第一主面13下方，同时元胞沟槽11槽口部的绝缘介质 层9依然覆盖于元胞沟槽11的槽口，源极金属5与N型源极区7及P阱层4欧姆接触。通 过第一源极接触孔8及第二源极接触孔12能够同时达到相应欧。
46、姆接触的要求，同时第一源 极接触孔8的存在能够提高元胞密度，形成本发明实施例2的结构。 0043 经过上述步骤后，还包括步骤n、在上述金属连线上淀积钝化层，并在钝化层上制 作光刻胶定义出金属线窗口，通过干法刻蚀形成所述金属线窗口。所述钝化层包括淀积于 金属连线上的二氧化硅层及位于所述二氧化硅层上的氮化硅层。步骤n后形成的结构图中 未示出。 0044 如图1图16所示：所述元胞沟槽11位于N型第二外延层3中，元胞沟槽11的内 壁表面及底部生长有绝缘栅氧化层10，然后在元胞沟槽11内淀积导电多晶硅6，绝缘栅氧 化层10的厚度通常在50-3000埃，这样就形成了一个MOS结构（金属-氧化物-半导体）。
47、。 N型漏极区1形成MOS器件的漏极端，源极金属5形成MOS器件的源极区引出端，MOS器件 的栅极端图中未示出。元胞沟槽11的上方设置源极接触孔，所述源极接触孔包括至少一个 第一源极接触孔8。形成第一源极接触孔8时，将相应的绝缘介质层9从表面刻蚀并延伸 到第一主面13上，即将第一主面13上对应的绝缘介质层9刻蚀掉，源极金属5通过元胞沟 槽11槽口的绝缘介质层9与源极金属5绝缘隔离，源极金属5与元胞沟槽11侧壁上方的N 型源极区7及与所述N型源极区7相对应的P阱层4欧姆接触，N型源极区7及相对应的P 阱层4连接成等电位，达到了功率MOS器件的功能要求。由于形成第一源极接触孔8的过 程可知，元胞区。
48、的元胞密度仅受制于元胞沟槽11的最小线宽和间距，不受制于接触孔线宽 和接触孔到元胞沟槽的对位精度，根据第一源极接触孔8的不同设置，元胞区的元胞密度 至少可达2G/inch 2 ，相比较1.0m pitch元胞密度633M/ inch 2 ，元胞密度提高约220%， 可大幅度降低特征导通电阻。 说 明 书CN 102420252 A CN 102420264 A 1/8页 13 图1 图2 说 明 书 附 图CN 102420252 A CN 102420264 A 2/8页 14 图3 图4 说 明 书 附 图CN 102420252 A CN 102420264 A 3/8页 15 图5 图6 说 明 书 附 图CN 102420252 A CN 102420264 A 4/8页 16 图7 图8 图9 说 明 书 附 图CN 102420252 A CN 102420264 A 5/8页 17 图10 图11 说 明 书 附 图CN 102420252 A CN 102420264 A 6/8页 18 图12 图13 说 明 书 附 图CN 102420252 A CN 102420264 A 7/8页 19 图14 图15 说 明 书 附 图CN 102420252 A CN 102420264 A 8/8页 20 图16 说 明 书 附 图CN 102420252 A 。