数据报文缓冲存储的使用状态信息的收发方法及装置 技术领域 本发明涉及电子行业的数据通信传输领域， 尤其涉及数据报文缓冲存储的使用状 态信息的收发方法及装置。
背景技术 目前， 在中 / 高端数据通信设备设计中， 为了提高线卡的用户网络接口种类灵活 性， 一般依据线卡需承担处理功能， 把线卡从物理形态上划分处理板 ( 或母板 ) 和接口板 ( 或卡 )， 它们之间通过最常用的高速数据总线和管理总线互连， 以便仅通过更换接口板就 可以向用户提供多种类型的数据网络接口， 方便用户选择使用。 在实际设备上， 线卡的处理 板 ( 或母板 ) 一般为处理能力很高的通用模块， 如 10G 处理板， 其 L2-L7 数据报文处理能力 将达 10Gbps 双向 ( 收 / 发 ) 线速， 但用户使用中选配的接口板 ( 或卡 ) 的端口接入能力有 可能远低于处理板 ( 或母板 )， 如用户选择配置 4CE1(4 路通道化 E1) 卡， 这样将使处理板 ( 或母板 ) 和接口板 ( 或卡 ) 通道间存在巨大速率差异， 为解决这种巨大速率差异可能引起
的数据报文溢出现象， 目前产品中普遍使用接口板 ( 或卡 ) 上数据报文缓冲存储外加背压 流控方式来解决上述问题。
所述数据报文缓冲存储方式为， 如图 5 所示， 由于接口板 ( 或卡 ) 的端口接入能力 有可能远低于处理板 ( 或母板 )， 为预防数据报文溢出现象， 一般需要在接口板 ( 或卡 ) 上 使用较大的数据报文缓冲存储单元， 这样会造成较高的材料损失。
所述背压流控方式为， 如图 5 所示， 接口板将各物理接口的流控信息通过数据通 道 RXD 传送给处理板， 处理板根据接收到的流控信息对数据传输进行控制。
其中， 任一物理接口的流控信息即为与该物理接口对应的数据报文缓冲存储的使 用状态信息， 接口板 ( 卡 ) 上每个物理接口对应的数据报文缓冲存储均定义了 2 个门限， 如 图 6 所示， 高门限为 ： 数据报文缓冲存储占用超过此门限时， 表示数据报文缓冲存储将满， 应停止继续发送 ； 低门限为 ： 数据报文缓冲存储占用低于此门限时， 表示数据报文缓冲存 储空间足够多， 可继续发送。
任一物理接口的流控信息生成过程为 ： 接口板上的现场可编程门阵列 FPGA 实时 检测每一物理接口对应的数据报文缓冲存储的使用状况， 当检测到任一物理接口对应的数 据报文缓冲存储处于高门限时， 输出 “1” ， 当检测到任一物理接口对应的数据报文缓冲存储 处于低门限时， 输出 “0” 。
通过带内传输 0、 1 的流控信息至处理板的复杂可编程逻辑器件 CPLD， CPLD 检测接 收到的任一物理接口的流控信息与前一次相比是否有变化， 若有变化， 则当 CPLD 收到的流 控信息为 1 时， 表示需要流控， 即需要暂时关闭与所述流控信息对应的物理接口的数据发 送， 当 CPLD 收到的流控信息为 0 时， 表示流控撤销， 即需打开与所述流控信息对应的物理接 口的数据发送。
上述流控信息是通过带内传输的， 占用正常数据通道业务带宽， 传递效率较低， 同 时带来较大的数据报文时延， 对语音等类业务产生不好影响。综上， 现有技术在采用数据报文缓冲存储外加背压流控方式来解决数据报文溢出 现象时， 存在流控信息的传递效率较低、 数据报文的时延较大、 因采用较大的数据报文缓冲 存储单元而造成较高的材料损失等问题。 发明内容
有鉴于此， 本发明提出一种数据报文缓冲存储的使用状态信息的发送方法， 可提 高数据报文流控信息的传递效率， 减少数据报文的时延， 并且降低数据报文缓冲存储单元 的容量。
本发明的另一目的是提出一种数据报文缓冲存储的使用状态信息的接收方法， 可 提高数据报文流控信息的传递效率， 减少数据报文的时延， 并且降低数据报文缓冲存储单 元的容量。
本发明同时提出一种数据报文缓冲存储的使用状态信息的发送装置， 可提高数据 报文流控信息的传递效率， 减少数据报文的时延， 并且降低数据报文缓冲存储单元的容量。
本发明还提出一种数据报文缓冲存储的使用状态信息的接收装置， 可提高数据报 文流控信息的传递效率， 减少数据报文的时延， 并且降低数据报文缓冲存储单元的容量。
为达到上述目的， 本发明实施例的技术方案是这样实现的 ：
一种数据报文缓冲存储的使用状态信息的发送方法， 在接口板侧执行以下步骤 ：
对数据报文缓冲存储 Buffer 使用状态达到门限时输出的状态值进行 n 位的编码， n 为大于 1 的自然数 ；
构建至少包含有时钟同步域、 校验信息域、 以及与每个物理接口一一对应的状态 域的串行流控报文格式 ；
检测接口板中每一物理接口对应的 Buffer 使用状态， 获得 Buffer 使用状态达到 门限的物理接口所对应的已编码状态值 ；
将所述已编码状态值中的 m 位信息填入所述串行流控报文格式中对应物理接口 的状态域， 其中， m 为小于 n 的自然数 ； 将时钟同步信息填入所述串行流控报文格式中的时 钟同步域， 将校验信息填入所述串行流控报文格式中的校验信息域， 形成第一串行流控报 文；
基于第一串行流控报文， 将所述已编码状态值中未曾填入的 m 位信息填入所述串 行流控报文格式中对应物理接口的状态域， 形成第二串行流控报文 ； 如此反复， 直至已编码 状态值都填入所述串行流控报文格式中对应物理接口的状态域， 生成第 i 串行流控报文为 止， 其中， 如果未曾填入的信息小于 m 位， 则将所述少于 m 位的信息填入所述串行流控报文 格式中对应物理接口的状态域 ； 所述 i 满足 ：
当 n 为 m 的整数倍时， i ＝ n/m ；
当 n 不为 m 的整数倍时， i ＝ [n/m]+1， 符号 [ ] 表示取整 ；
当时钟周期信号有效， 且时钟同步信号有效时， 将所形成的 i 个串行流控报文通 过 i 条带外数据通道同步传输至处理板。
一种数据报文缓冲存储的使用状态信息的接收方法， 在线卡的处理板侧执行以下 步骤 ：
对接收到的串行流控报文进行校验， 当校验正确时， 将每一个串行流控报文转换为并行数据， 将所有并行数据中相同状态域的已编码状态值整合在一起 ；
所述串行流控报文至少填充有时钟同步信息的时钟同步域、 填充有校验信息的校 验信息域、 以及与每个物理接口一一对应的状态域， 其中， 状态域填充有 Buffer 使用状态 达到门限的物理接口所对应的已编码状态值 ；
并行对各个状态域的所有已编码状态值进行解码， 得到所有状态域对应物理接口 的 Buffer 使用状态解码值， 输出至处理板的数据报文处理单元。
一种数据报文缓冲存储的使用状态信息的发送装置， 所述装置包括 ： 现场可编程 门阵列 FPGA、 一条时钟信号线和至少一条数据通道线， 其中 ：
所述 FPGA， 用于检测接口板中每一物理接口对应的 Buffer 使用状态， 对数据报文 缓冲存储 Buffer 使用状态达到门限时输出的状态值进行 n 位的编码， n 为大于 1 的自然数 ； 获得 Buffer 使用状态达到门限的物理接口所对应的已编码状态值 ；
构建至少包含有时钟同步域、 校验信息域、 以及与每个物理接口一一对应的状态 域的串行流控报文格式 ；
将所述已编码状态值中的 m 位信息填入所述串行流控报文格式中对应物理接口 的状态域， 其中， m 为小于 n 的自然数 ； 将时钟同步信息填入所述串行流控报文格式中的时 钟同步域， 将校验信息填入所述串行流控报文格式中的校验信息域， 形成第一串行流控报 文； 基于第一串行流控报文， 将所述已编码状态值中未曾填入的 m 位信息填入所述串 行流控报文格式中对应物理接口的状态域， 形成第二串行流控报文 ； 如此反复， 直至已编码 状态值都填入所述串行流控报文格式中对应物理接口的状态域， 生成第 i 串行流控报文为 止， 其中， 如果未曾填入的信息小于 m 位， 则将所述少于 m 位的信息填入所述串行流控报文 格式中对应物理接口的状态域 ； 所述 i 满足 ：
当 n 为 m 的整数倍时， i ＝ n/m ；
当 n 不为 m 的整数倍时， i ＝ [n/m]+1， 符号 [ ] 表示取整 ；
所述至少一条数据通道线为 i 条数据通道线， 用于将 FPGA 所形成的 i 个串行流控 报文通过 i 条数据通道线同步传输至处理板 ；
所述时钟信号线， 用于按照预设的时钟周期， 驱动所述串行流控报文的传输。
一种数据报文缓冲存储的使用状态信息的接收装置， 所述装置包括 ：
复杂可编程逻辑器件 CPLD， 用于对接收到的串行流控报文进行校验， 当校验正确 时， 将每一个串行流控报文转换为并行数据， 将所有并行数据中相同状态域的已编码状态 值整合在一起 ；
所述串行流控报文至少填充有时钟同步信息的时钟同步域、 填充有校验信息的校 验信息域、 以及与每个物理接口一一对应的状态域， 其中， 状态域填充有 Buffer 使用状态 达到门限的物理接口所对应的已编码状态值 ；
并行对各个状态域的所有已编码状态值进行解码， 得到所有状态域对应物理接口 的 Buffer 使用状态解码值， 输出至处理板的数据报文处理单元。
本发明的有益效果为， 通过对数据报文的缓冲存储 Buffer 使用状态信息进行编 码， 得到串行流控报文， 使用带外专用信号通道传输所述串行流控报文， 再对接收到的串行 流控报文进行解码、 校验， 实现对数据传输的控制， 可提高数据报文流控信息的传递效率，
减少数据报文的时延， 并且降低数据报文缓冲存储单元的容量。 附图说明
图 1 为本发明的数据报文缓冲存储使用状态信息的发送方法流程图 ； 图 2 为本发明的数据报文缓冲存储使用状态信息的接收方法流程图 ； 图 3 为本发明的串行流控报文的格式示意图 ； 图 4 为本发明的信号逻辑示意图 ； 图 5 为现有技术的数据报文缓冲存储使用状态信息的收发装置结构图 ； 图 6 为现有技术的数据报文缓冲存储 Buffer 示意图 ； 图 7 为本发明的数据报文缓冲存储使用状态信息的收发装置结构图。具体实施方式
为了使本发明的目的、 技术方案及优点更加清楚明白， 以下通过具体实施例并参 见附图， 对本发明进行详细说明。
本发明通过对数据报文的缓冲存储 Buffer 使用状态信息进行特殊编码， 形成串 行流控报文， 使用带外专用信号通道传输所述串行流控报文， 再对接收到的串行流控报文 进行校验、 解码， 实现对数据传输的控制。
本发明充分利用了线卡上处理板 ( 或母板 ) 和接口板 ( 或卡 ) 间属于物理上紧密 连接的特点， 它们之间通过连接器连接方便， 多支持几个电信号的成本很低， 且容易实现高 速率传递， 使用带外专用信号编码方式上传接口板上每个物理接口通道 ( 端口 ) 相关数据 报文的缓冲存储 Buffer 使用状态信息， 不占用正常数据通道业务带宽， 可有效提高 Buffer 使用状态信息传递效率， 以尽可能降低接口板 ( 或卡 ) 上数据报文缓冲存储单元的容量， 节 省材料。
本发明实施例中， 数据报文缓冲存储的使用状态信息的发送方法流程如图 1 所 示， 在线卡的接口板侧执行以下步骤 ：
步骤 101 ： 对数据报文缓冲存储 Buffer 使用状态达到门限时输出的状态值进行 n 位的编码， n 为大于 1 的自然数 ； 构建至少包含有时钟同步域、 校验信息域、 以及与每个物理 接口一一对应的状态域的串行流控报文格式。
任 一 物 理 接 口 对 应 的 Buffer 使 用 状 态 为 高 门 限 时， 表示数据报文缓冲存储 Buffer 将满， 该物理接口应停止继续发送数据报文， 此时， 输出 1 表示高门限 ； 任一物理接 口对应的 Buffer 使用状态为低门限时， 表示数据报文缓冲存储 Buffer 空间足够多， 该物理 接口可继续发送数据报文， 此时， 输出 0 表示低门限。
所述对 Buffer 使用状态达到门限时输出的状态值进行 n 位的编码， 是为了提高数 据传输的可靠性。
本发明对输出的 Buffer 使用状态值 1 和 0 可自定义编码。编码时， 无论将 1 和 0 映射为多少位的编码， 无论按什么映射关系进行编码， 只要解码是编码的可逆过程， 可以将 已编码状态值还原为 Buffer 使用状态值 1 和 0 即可， 也就是说， 此处编码的映射关系不重 要， 编码为多少位、 以及如何编码， 完全可根据用户对数据传输可靠性的要求、 以及对数据 通道的个数要求而定， 只要解码是编码的可逆过程即可。一般来说， 对可靠性的要求越高， 编码的位数就越多， 编码规则越复杂， 有可能导 致需要的数据通道就越多， 而数据通道越少， 越节省材料， 需要在数据传输可靠性与节省数 据通道之间寻找平衡点。
因此， 编码的映射关系可参考以下因素进行自定义 ： 数据传输的可靠性， 和 / 或数 据通道的数量。
若是既想保证数据传输有一定的可靠性， 又想节省数据通道线， 则对 Buffer 使用 状态达到门限时输出的状态值进行 2 位的编码可以兼顾这两方面的要求。
以 n ＝ 2 为例， 当 Buffer 使用状态为高门限时， 输出的状态值为 1， 编码为 10， 当 Buffer 使用状态为低门限时， 输出的状态值为 0， 编码为 00， 相应地， 解码过程为 ： 将编码值 00 解码为 0， 将编码值 10 解码为 1。
假如物理接口的数量为 8 个， 则所述串行流控报文的格式如图 3 所示， 串行流控报 文的首位是时钟同步域 SYN， 表示时钟的同步信息， 接着 C0 ～ C7 分别表示 8 个物理接口的 状态域、 与 8 个物理接口一一对应， 需填入 8 个物理接口通道对应的 Buffer 使用状态的编 码值， 报文的最后是校验信息域， 需填入校验编码， 比如， CRC 校验码。
使用串行的流控报文， 是为了节省数据通道。 步骤 102 ： 检测接口板中每一物理接口对应的 Buffer 使用状态， 获得 Buffer 使用 状态达到门限的物理接口所对应的已编码状态值 ；
检测接口板中每一物理接口对应的 Buffer 使用状态时， 若检测到所述 Buffer 使 用状态处于高门限状态， 输出的状态值为 1， 若检测到所述 Buffer 使用状态处于低门限状 态， 输出的状态值为 0， 若检测到所述 Buffer 使用状态处于高、 低门限之外的状态， 输出的 状态值与前一次输出的状态值一样， 保持不变。
然后， 再对上述输出的状态值进行编码。
步骤 103 ： 将所述已编码状态值中的 m 位信息填入所述串行流控报文格式中对应 物理接口的状态域， 其中， m 为小于 n 的自然数 ； 将时钟同步信息填入所述串行流控报文格 式中的时钟同步域， 将校验信息填入所述串行流控报文格式中的校验信息域， 形成第一串 行流控报文 ；
步骤 104 ： 基于第一串行流控报文， 将所述已编码状态值中未曾填入的 m 位信息填 入所述串行流控报文格式中对应物理接口的状态域， 形成第二串行流控报文 ； 如此反复， 直 至已编码状态值都填入所述串行流控报文格式中对应物理接口的状态域， 生成第 i 串行流 控报文为止， 其中， 如果未曾填入的信息小于 m 位， 则将所述少于 m 位的信息填入所述串行 流控报文格式中对应物理接口的状态域 ； 所述 i 满足 ：
当 n 为 m 的整数倍时， i ＝ n/m ；
当 n 不为 m 的整数倍时， i ＝ [n/m]+1， 符号 [ ] 表示取整 ；
如图 3 所示， 若对 Buffer 使用状态达到门限时输出的状态值进行 n ＝ 5 位的编码， 对于物理接口 1， 其对应的状态域为 C0， 比如， 自定义对输出的状态值 1 编码为 01000， m＝ 2 时， 则可将 01000 中的 01 填入 C0， 将时钟同步信息 1 填入时钟同步域 SYN， 将根据串行流 控报文生成的校验信息填入校验信息域， 同理， 对于物理接口 2 ～ 8， 进行类似的数据填入， 形成第一串行流控报文 ；
然后， 将 01000 中 01 后的两位 00 填入第二串行流控报文的 C0， 将 01000 中的最后
一位 0 填入第三串行流控报文的 C0， 如此， 一共形成 3 个串行流控报文。
若上述例子中， m ＝ 1， 则一个串行流控报文只填入 5 位编码中的 1 位， 如此， 可形 成 5 个串行流控报文。
步骤 105 ： 当时钟周期信号有效， 且时钟同步信号有效时， 将所形成的 i 个串行流 控报文通过 i 条带外数据通道同步传输至处理板。
使用带外的方式传输， 避免占用带内的正常数据通道业务带宽， 可以提高数据报 文流控信息的传递效率， 减少数据报文的时延， 并且降低数据报文缓冲存储单元的容量。
时钟信号 CLK、 流控信号 STA0， STA1 信号逻辑如图 4 所示， 时钟信号 CLK 由外部晶 振提供， 用来驱动串行流控报文的传输， 可以控制串行流控报文的传输速度。 时钟周期可根 据实际需要设置， 若物理接口通道较多， 使得传输的数据量也较多， 此时， 若想提高传输效 率， 可调整时钟频率， 以提高传输效率。 两路 STA 信号对应的数据流依次为 ： 同步位、 各通道 的流控报文数据、 校验位。
传送 STA 的每一位数据都有一个时钟脉冲相对应 ( 或同步控制 )， 即在 CLK 参考时 钟的配合下， 在 STA 上逐位地串行传送每一位数据。
所述时钟同步信息在每一个串行流控报文用比特位 1 表示。
所述时钟同步信号有效， 包括 ：
线卡的处理板侧同时接收到来自所有带外数据通道的时钟同步信息均为 1， 数据 同步传输开始。以保证各个数据通道的串行流控报文可以同时传输至处理板。
以 2 个数据通道为例， 时钟的同步信息 SYN 使用两个比特位来表示， 一个数据通道 中包含一个 SYN 比特位， 当线卡的处理板侧接收到两个数据通道的 SYN ＝ 11 时， 表示 TCP 连接建立完成， 数据同步起始。此处采用单通方式， 无需 ACK 响应。
本发明实施例中， 数据报文缓冲存储的使用状态信息的接收方法流程如图 2 所 示， 在线卡的处理板侧执行以下步骤 ：
步骤 201 ： 对接收到的串行流控报文进行校验， 当校验正确时， 将每一个串行流控 报文转换为并行数据， 将所有并行数据中相同状态域的已编码状态值整合在一起 ； 所述串 行流控报文至少填充有时钟同步信息的时钟同步域、 填充有校验信息的校验信息域、 以及 与每个物理接口一一对应的状态域， 其中， 状态域填充有 Buffer 使用状态达到门限的物理 接口所对应的已编码状态值。
只有将串行数据转换为并行数据， 才能为处理板所处理， 转换为并行数据后， 与每 个状态域对应的已编码状态值可能多个， 分别来自不同的数据通道。将每个状态域的多个 已编码状态值整合在一起， 便于步骤 202 中的解码， 解码是编码的可逆过程。
所述串行流控报文即为本发明实施例的步骤 101 中的串行流控报文。
步骤 202 ： 并行对各个状态域的所有已编码状态值进行解码， 得到所有状态域对 应物理接口的 Buffer 使用状态解码值， 输出至处理板的数据报文处理单元。
本步骤中的解码过程与本发明的步骤 101 的编码过程是相对应的， 只有解码后， 才能得到每个物理接口对应的 Buffer 使用状态信息， 即每个物理接口的流控信息。
较佳地， 当所述物理接口大于 8 个时， 所述得到所有物理接口对应的 Buffer 使用 状态解码值之后进一步包括 ：
将所有物理接口对应的 Buffer 使用状态解码值转换为寄存器比特值。当物理接口少于 8 个时， 数据通道少， 数据量少， 处理板读取接收到的数据时， 不 需要专门处理 ；
当物理接口多于 8 个时， 数据通道多， 数据量大， 需要先将所有物理接口对应的 Buffer 使用状态解码值转换为寄存器比特值， 方便数据报文处理单元快速读取。
解码后， 若所述 Buffer 使用状态解码值与前一次不同， 则
所述 Buffer 使用状态解码值为 1 时， 表示物理接口处于高门限状态， 需要进行流 控， 即需要暂时关闭该物理接口通道的数据传输 ；
所述 Buffer 使用状态解码值为 0 时， 表示物理接口处于低门限状态， 需要撤销流 控， 即需要打开该物理接口通道的数据传输。
本发明实施例中， 数据报文缓冲存储的使用状态信息的发送装置结构如图 7 所 示， 所述装置包括 ： 现场可编程门阵列 FPGA、 一条时钟信号线和至少一条数据通道线， 其 中：
FPGA， 用于检测接口板中每一物理接口对应的 Buffer 使用状态， 对数据报文缓冲 存储 Buffer 使用状态达到门限时输出的状态值进行 n 位的编码， n 为大于 1 的自然数 ； 获 得 Buffer 使用状态达到门限的物理接口所对应的已编码状态值 ； 构建至少包含有时钟同步域、 校验信息域、 以及与每个物理接口一一对应的状态 域的串行流控报文格式 ；
将所述已编码状态值中的 m 位信息填入所述串行流控报文格式中对应物理接口 的状态域， 其中， m 为小于 n 的自然数 ； 将时钟同步信息填入所述串行流控报文格式中的时 钟同步域， 将校验信息填入所述串行流控报文格式中的校验信息域， 形成第一串行流控报 文；
基于第一串行流控报文， 将所述已编码状态值中未曾填入的 m 位信息填入所述串 行流控报文格式中对应物理接口的状态域， 形成第二串行流控报文 ； 如此反复， 直至已编码 状态值都填入所述串行流控报文格式中对应物理接口的状态域， 生成第 i 串行流控报文为 止， 其中， 如果未曾填入的信息小于 m 位， 则将所述少于 m 位的信息填入所述串行流控报文 格式中对应物理接口的状态域 ； 所述 i 满足 ：
当 n 为 m 的整数倍时， i ＝ n/m ；
当 n 不为 m 的整数倍时， i ＝ [n/m]+1， 符号 [ ] 表示取整 ；
所述至少一条数据通道线为 i 条数据通道线， 用于将 FPGA 所形成的 i 个串行流控 报文通过 i 条数据通道线同步传输至处理板 ；
所述时钟信号线， 用于按照预设的时钟周期， 驱动所述串行流控报文的传输。
本发明实施例中， 数据报文缓冲存储的使用状态信息的接收装置结构如图 7 所 示， 所述装置包括 ：
复杂可编程逻辑器件 CPLD， 用于对接收到的串行流控报文进行校验， 当校验正确 时， 将每一个串行流控报文转换为并行数据， 将所有并行数据中相同状态域的已编码状态 值整合在一起 ；
所述串行流控报文至少填充有时钟同步信息的时钟同步域、 填充有校验信息的校 验信息域、 以及与每个物理接口一一对应的状态域， 其中， 状态域填充有 Buffer 使用状态 达到门限的物理接口所对应的已编码状态值 ；
并行对各个状态域的所有已编码状态值进行解码， 得到所有状态域对应物理接口 的 Buffer 使用状态解码值， 输出至处理板的数据报文处理单元。
较佳地， 当所述物理接口大于 8 个时， 所述 CPLD 进一步用于， 在得到所有状态域对 应物理接口的 Buffer 使用状态解码值之后包括 ：
将所有物理接口对应的 Buffer 使用状态解码值转换为寄存器比特值。
如果接口板 ( 卡 ) 的物理接口通道数量≤ 8 个， 传输的数据量不多， CPLD 将每一 物理接口对应的报文缓冲 Buffer 使用状况解码值直接通过通用输入 / 输出 GPIO 引脚输入 给数据报文处理单元， 供数据报文处理单元上的相应软件模块调度使用。
如果接口板 ( 卡 ) 的物理接口通道数量＞ 8 个， 传输的数据量较多， 为方便数据报 文处理单元处理， CPLD 将每一物理接口对应的报文缓冲 Buffer 使用状况解码值转换成对 应的寄存器比特值， 供数据报文处理单元上的相应软件模块通过自定义总线 Local_Bus 读 取和使用。
本发明采用带外信号传送数据报文 Buffer 使用状态信息， 不占用业务通道带宽 ； 支持对多个端口进行信息串行传输， 信号线的数量少， 基本不需要多增加硬件成本 ； Buffer 使用状态信息回送效率非常高且可靠， CPU 响应及时， 可充分节省接口板上缓冲存储器材 料。 本发明设计简单， 易于操作， 硬件实现成本低， 设计灵活， 对于接口板 ( 卡 ) 通道数 可以自行增加或者删减， 适用于需要进行接口数据流控的各种设备， 具有广泛的应用空间。 通过此设计， 可以保证业务的正常高效无阻塞工作， 达到自动控制的目的， 具有极强的市场 价值。
以上所述仅为本发明的较佳实施例而已， 并不用以限制本发明， 凡在本发明的精 神和原则之内， 所做的任何修改、 等同替换、 改进等， 均应包含在本发明保护的范围之内。