LDMOS 器件及其制造方法 【技术领域】
本发明涉及半导体制造技术领域， 更具体地说， 涉及一种 LDMOS 器件及其制造方法。 背景技术
随着半导体技术的不断发展， LDMOS( 横向双扩散金属氧化物半导体场效应管， Lateral Double-diffuse MOS) 器件的应用也日益广泛， 同时对 LDMOS 器件的性能提出了更 高的要求， 在保证高击穿电压的同时要尽量降低器件的功耗， 成为越来越被关注的问题。
现有的 LDMOS 器件的制造方法如图 1- 图 3 所示， 包括以下步骤 ：
步骤 1 ： 参加图 1， 提供基底， 所述基底包括外延层 101 和位于外延层上的场氧化层 102(Field Oxide， FOX)， 所述场氧化层 102 采用局部硅氧化法形成 (local oxidation of silicon， LOCOS)， 以 N 型外延为例进行说明 ；
步骤 2 ： 参见图 2， 在所述外延层 101 表面内形成阱区 103(P 阱 )， 在所述外延层 101 上和所述场氧化层 102 上淀积多晶硅， 形成栅区 104 ；
步骤 3 ： 参见图 3， 在阱区 103 表面内形成源区 105(N 型掺杂 )， 在外延层 101 表面 内形成漏区 106(N 型掺杂 )。
现有技术中的 LDMOS 器件的剖面图如图 3 所示， 漏区 106 到源区 105 之间存在漂 移区， 载流子漂移方向如图 3 中箭头所示。
由 LDMOS 器件自身结构决定， LDMOS 器件具有良好的短沟道特性， 一般工作在饱 和区， 即工作电流基本保持不变， 因此， LDMOS 器件功耗的多少主要取决于器件本身的导通 电阻的大小， 降低器件的导通电阻有利于减小功耗， 但对于功率 MOS 器件来说， 提高击穿电 压与降低导通电阻是相互矛盾的， 若要提高击穿电压， 导通电阻就会变大 ； 若要降低导通电 阻， 就不能满足高击穿电压的要求。 发明内容 本发明实施例提供了一种 LDMOS 器件及其制造方法， 在保证高击穿电压的基础 上， 较现有的 LDMOS 器件， 进一步减小了导通电阻， 进而降低了器件的功耗。
为实现上述目的， 本发明实施例提供了如下技术方案 ：
一种 LDMOS 器件， 包括 ：
基底， 所述基底包括外延层和位于所述外延层表面内的阱区 ；
位于所述阱区内的源区， 位于所述外延层内的漏区 ；
位于所述外延层表面内， 与所述外延层掺杂状态不同的第一区和第二区， 所述第 一区和第二区设置于所述源区与漏区之间的漂移区内， 且所述第一区和第二区的掺杂状态 不同 ；
位于所述第一区和第二区上方的场氧化层 ；
位于所述阱区和所述场氧化层上的栅区。
优选的， 所述第一区和第二区的排列方式为， 在所述基底的平面内， 垂直于漂移方 向排列。
优选的， 所述第一区和第二区的导电类型相反。
优选的， 所述第二区和所述外延层的导电类型相同， 且所述第二区的掺杂浓度大 于所述外延层的掺杂浓度。
优选的， 所述第一区和第二区的掺杂浓度基本相同。6、 根据权利要求 5 所述的 LDMOS 器件， 其特征在于， 所述第一区和第二区的深度相同。
优选的， 所述第一区为 P 型掺杂， 所述第二区为 N 型掺杂， 且所述第一区的长度小 于第二区。
优选的， 所述第一区和第二区的形成方法为， 采用选择性外延生长的工艺先后形 成所述第一区和第二区。
优选的， 所述第一区和第二区的形成方法为， 采用离子注入的方法先后形成所述 第一区和第二区。
本发明实施例还公开了一种 LDMOS 器件的制造方法， 包括 ：
提供基底， 所述基底包括外延层和位于所述外延层表面内的阱区 ；
在所述外延层表面内形成第一区和第二区， 所述第一区和第二区的掺杂状态不 同；
在所述第一区和第二区上方的外延层上形成场氧化层 ；
在所述阱区和所述场氧化层上形成栅区， 在所述阱区内形成源区， 在所述外延层 内形成漏区， 所述第一区和第二区位于所述源区与漏区之间的漂移区内。
与现有技术相比， 上述技术方案具有以下优点 ：
本发明实施例提供的 LDMOS 器件， 通过改变外延层内的漂移区的掺杂状态， 即在 现有技术中与外延层掺杂状态相同的漂移区中， 增加了与所述外延层掺杂状态不同的第一 区和第二区， 进而改变了漂移区的掺杂状态， 并且第一区和第二区的掺杂状态也不同， 由于 第一区和第二区的掺杂状态 ( 包括掺杂浓度和掺杂类型 ) 可以根据器件的击穿电压和导通 电阻的要求进行调整， 一方面通过控制第一区和第二区的掺杂浓度， 使其大于外延层的掺 杂浓度， 以降低导通电阻， 另一方面可使第一区和第二区间产生 PN 结， 在不影响漏区的击 穿电压 BV 的情况下， 使漏区完全耗尽， 以提高器件的击穿电压， 进而可以在保证 LDMOS 器件 的高击穿电压的基础上， 较现有的 LDMOS 器件， 进一步降低导通电阻， 降低器件的功耗。 附图说明 通过附图所示， 本发明的上述及其它目的、 特征和优势将更加清晰。 在全部附图中 相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图， 重点在于示 出本发明的主旨。
图 1- 图 3 为现有技术中的 LDMOS 器件 ；
图 4 为本发明实施例公开的 LDMOS 器件的结构剖面图 ；
图 5 为本发明实施例公开的 LDMOS 器件的俯视图 ；
图 6- 图 15 为本发明实施例公开的 LDMOS 器件制造方法的剖面图。
具体实施方式
为使本发明的上述目的、 特征和优点能够更加明显易懂， 下面结合附图对本发明 的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明， 但是本发明还可以 采用其他不同于在此描述的其它方式来实施， 本领域技术人员可以在不违背本发明内涵的 情况下做类似推广， 因此本发明不受下面公开的具体实施例的限制。
其次， 本发明结合示意图进行详细描述， 在详述本发明实施例时， 为便于说明， 表 示器件结构的剖面图会不依一般比例作局部放大， 而且所述示意图只是示例， 其在此不应 限制本发明保护的范围。此外， 在实际制作中应包含长度、 宽度及深度的三维空间尺寸。
正如背景技术部分所述， 现有技术的 LDMOS 器件的高击穿电压与低导通电阻是相 互矛盾的， 发明人研究发现， 存在这种问题的主要原因是， 高的击穿电压要求厚的轻掺杂 ( 即低浓度掺杂 ) 外延层和长的漂移区， 而低的导通电阻则要求薄的重掺杂 ( 即高浓度掺 杂 ) 外延层和短的漂移区， 由于现有技术中的 LDMOS 器件的外延层的掺杂情况和漂移区的 长度只能选择一种， 最终外延层的掺杂浓度和漂移区的长度的确定需考虑， 在满足一定的 击穿电压的前提下， 得到最小的导通电阻， 即在两者之间进行折中选择， 而不能既要更高的 击穿电压， 又要更低的导通电阻。 实施例一
基于上述原因， 本实施例提供了一种 LDMOS 器件， 其结构如图 4 和图 5 所示， 图4 为本实施例的 LDMOS 器件的剖面图， 图 5 为第一区和第二区位置的俯视图， 该 LDMOS 器件包 括：
基底， 所述基底包括本体层 201、 位于本体层 201 上的外延层 202 和位于所述外延 层表面内的阱区 203 ；
需要说明的是， 本实施例中的基底可以包括半导体元素， 例如单晶、 多晶或非晶结 构的硅或硅锗 (SiGe)， 也可以包括混合的半导体结构， 例如碳化硅、 锑化铟、 碲化铅、 砷化 铟、 磷化铟、 砷化镓或锑化镓、 合金半导体或其组合 ； 也可以是绝缘体上硅 (SOI)。此外， 半 导体基底还可以包括其它的材料， 例如外延层或掩埋层的多层结构。虽然在此描述了可以 形成基底的材料的几个示例， 但是可以作为半导体基底的任何材料均落入本发明的精神和 范围。
位于所述阱区 203 内的源区 208， 位于所述外延层 202 内的漏区 209 ；
位于所述外延层 202 表面内， 与外延层 202 掺杂状态不同的第一区 204 和第二区 205( 如图 5 所示 )， 所述第一区 204 和第二区 205 设置于所述源区 208 与漏区 209 之间的 漂移区内， 且所述第一区 204 和第二区 205 的掺杂状态不同 ；
其中， 所述掺杂状态包括 ： 掺杂浓度和杂质种类， 本实施例中的第一区 204 和第二 区 205 的掺杂种类不同， 但掺杂浓度基本相同， 以便在第一区 204 和第二区 205 间形成 PN 结， 以保证不影响漏区 209 的击穿电压 BV， 使漏区 209 能够完全耗尽， 以提高器件的击穿电 压； 并且， 第一区 204 和第二区 205 的掺杂浓度均大于外延层 202 的掺杂浓度， 为了在第一 区 204 和第二区 205 间形成 PN 结， 因此第一区 204 和第二区 205 中的其中一个与外延层的 导电类型相同， 另一个与外延层的导电类型相反。
位于所述第一区 204 和第二区 205 上方的场氧化层 206 ；
位于所述阱区 203 和所述场氧化层 206 上的栅区 207。
另外， 本实施例的 LDMOS 器件的栅区 207 上表面具有栅极 210， 源区 208 的上表面 具有源极 211， 漏区 209 的上表面具有漏极 212。
本实施例中的栅区 207 至少包括栅氧化层和栅多晶硅层， 一般情况下， 还包括栅 多晶硅层上表面的硅化物层， 具体情况由器件本身结构而定， 本实施例不做详细描述。
本实施例的 LDMOS 器件主要通过改变外延层内的漂移区的掺杂状态来改变器件 的击穿电压和导通电阻， 通过在现有技术中的与外延层掺杂浓度相同的漂移区中， 增加了 与外延层 202 掺杂状态不同的第一区 204 和第二区 205， 改变了漂移区的掺杂状态， 之后通 过调整第一区 204 和第二区 205 的掺杂状态， 以调整器件的击穿电压和导通电阻， 在保证高 击穿电压的基础上， 进一步降低导通电阻。
下面以 P 型 LDMOS 器件为例， 对本实施例中的 LDMOS 器件的结构和掺杂情况进行 说明。
参见图 4 和图 5， P 型 LDMOS 器件的本体层 201 为 P 型掺杂， 外延层 202 为 N 型掺 杂， 阱区 203 为 P 型掺杂， 源区 208 和漏区 209 均为 N 型掺杂， 本实施例中的第一区 204 和 第二区 205 掺杂物质的导电类型相反， 第一区 204 为 P 型掺杂， 第二区 205 为 N 型掺杂。
其中， 若掺杂类型为 N 型， 掺杂离子可为磷或其他五价元素， 若掺杂类型为 P 型， 掺 杂离子可为硼或其他三价元素， 本实施例中的第一区 204 和第二区 205 的杂质种类不同， 但 -3 掺杂浓度相同， 第一区 204 的掺杂离子为硼， 掺杂剂量为 5E16cm ， 第二区 205 的掺杂离子 -3 为磷， 掺杂剂量为 5E16cm ， 由于第一区和第二区的杂质种类不同， 但掺杂浓度相同， 因此可 在第一区和第二区间形成 PN 结。
需要强调的是， 本实施例中的第一区和第二区的掺杂浓度均大于外延层的掺杂浓 度， 即将现有技术中漂移区的轻掺杂改为重掺杂， 在很大程度上， 较现有技术降低了导通电 阻， 由于第一区和第二区的 PN 结的存在， 同时也可以保证高击穿电压。
本实施例中的外延层 202 可为采用 CVD 工艺在本体层 201 上一次性生长的 N 型外 延层， 外延层 202 的厚度可按照器件的具体应用要求确定。本实施例中的本体层 201 可为 P 型掺杂的硅衬底。
本实施例中的 LDMOS 器件的载流子漂移方向如图 4 中箭头所示， 结合图 4 和图 5 可知， 所述第一区 204 和第二区 205 在所述基底平面内， 垂直于漂移方向排列， 即从图 5 的 俯视图中可以看出， 图中的第一区 204 和第二区 205 是按照图中的自上而下的顺序排列， 而 载流子的漂移方向为自右至左 ( 即图 4 中的漏区 209 到源区 208 的方向 )， 这种排列方式既 可以使第一区 204 和第二区 205 间形成 PN 结， 又不会增加器件的导通电阻。
并且， 结合图 5 可知， 第一区 204 和第二区 205 的长度不同， 即第一区 204 的长度 小于第二区 205， 这里所谓的 “长度” 是指， 在平行于基底平面内， 第一区 204 和第二区 205 在沿载流子漂移方向的尺寸。
其中， 第二区 205 在长度上较第一区 204 多出的部分位于接近漏区的外延层内， 由 于漏区的掺杂类型与第二区的掺杂类型相同， 同为 N 型， 因此第二区 205 较第一区 204 多出 的部分可用来引出漏区的 N 型杂质， 有利于漏区杂质离子的注入。
需要说明的是， 本实施例中的第一区 204 和第二区 205 的长度设置必须如上述情 况所述， 因为如果第一区 204 与第二区 205 的长度相同， 或者第一区 204 的长度大于第二区205， 那么第一区 204 中也会注入漏区的 N 型杂质， 这样便会在第一区 204 和漏区 209 之间 形成 PN 结， 进而影响漏区的击穿电压。
同时， 本实施例中为了在第一区 204 和第二区 205 间形成 PN 结， 因此， 第一区 204 和第二区 205 的深度是相同的， 其中， 所述 “深度” 为第一区和第二区从外延层表面向外延 层表面内延伸的厚度。
另外， 需要说明的是， 本实施例中与第一区和第二区类似的 PN 结的设置可以如上 述描述为 1 个， 也可以为多个， 但是这多个 PN 结的设置方式仍要遵循上述原理， 即排列顺序 为在所述基底表面上， 垂直与载流子漂移方向排列， 形成 PN 结的两个区域的深度相同， 掺 杂浓度相同， 导电类型相反， 且掺杂浓度大于外延层的掺杂浓度， 并且多个 PN 结中至少一 个与漏区掺杂类型相同的区域的长度设置与上述第二区的情况类似， 其它的 PN 结中的两 个区域的长度可以相同， 并且， 多个 PN 结间可以无间隔， 也可以有在间隔， 具体情况依器件 要求决定。
以上仅是以 P 型的 LDMOS 器件为例来说明本发明实施例的具体结构和掺杂类型 等， 而实质上， 本发明所公开的 LDMOS 器件的结构同样适用于 N 型的 LDMOS 器件。
同样的， 本实施例提供的第一区和第二区的掺杂种类和掺杂浓度， 仅是作为优选 的数据， 实质上， 第一区和第二区的掺杂种类和掺杂浓度， 需结合第一区和第二区的厚度和 长度等参数综合考虑， 以达到在保证高击穿电压的基础上， 降低导通电阻的目的。 本实施例中形成所述第一区和第二区的方法有多种， 可采用选择性外延生长工艺 先后形成所述第一区和第二区， 也可采用离子注入工艺先后形成所述第一区和第二区， 关 于形成第一区和第二区的方法将在以下实施例中进行详细描述。
本发明实施例的主要思想是， 通过将现有技术中只有一种掺杂状态的漂移区， 改 变为可以有多种不同掺杂状态的多个区域， 通过调整各个区域的掺杂状态以及在漂移区中 所占比例， 包括各区域的长度、 厚度、 面积等， 以调整器件的击穿电压和导通电阻。
一般情况下， 可通过适当降低漂移区中的一个或多个区域的掺杂浓度、 增加一个 或多个区域的厚度或者长度， 可以提高击穿电压 ； 通过提高漂移区中的一个或多个区域的 掺杂浓度、 减小一个或多个区域的厚度或长度， 可以降低导通电阻。根据上述原理， 通过选 择合适的参数， 即可在保证高击穿电压的情况下， 较现有的 LDMOS 器件， 进一步降低导通电 阻， 进而降低器件的功耗。
上述实施例描述了本发明公开的 LDMOS 器件的具体结构， 以下实施例将对其制造 方法进行详细说明。
实施例二
本实施例公开的 LDMOS 器件的制造方法各步骤的剖面图如图 6- 图 15 所示， 本实 施例仅以 P 型 LDMOS 器件为例进行说明， 该方法包括以下步骤 ：
如图 6 和图 7 所示， 提供基底， 所述基底包括本体层 301、 本体层 301 之上的外延 层 302 以及位于所述外延层 302 表面内的阱区 303， 本实施例中的本体层 301 可为 P 型硅衬 底， 还可包括埋层等结构 ( 图中未示出 )， 外延层 302 可为在本体层 301 上采用 CVD 工艺一 次性生长的 N 型外延层 ；
本实施例中的阱区 303( 参见图 7) 可为 P 型掺杂， 形成方式可以为， 先采用光刻工 艺中外延层 302 表面上形成阱区 303 的光刻胶图案， 之后以该光刻胶图案 ( 图中未示出 )
为掩膜采用离子注入的方式形成阱区 303， 之后再经过一系列的化学湿法清洗过程去除外 延层 302 上的光刻胶以及等离子体处理过程中形成的聚合物， 随后进行退火过程， 在裸露 的外延层表面生长一层新的阻挡氧化层， 并且高温使注入的杂质向外延层的硅中扩散， 杂 质原子与硅原子间的共价键被激活， 使杂质原子成为晶格结构中的一部分， 即完成电学激 活过程， 同时， 退火过程还能够将离子注入过程中对硅的共价键原子结构造成的损伤进行 修复。
在外延层 302 表面内形成阱区 303 之后， 在所述外延层表面内形成第一区和第二 区， 所述第一区和第二区的掺杂状态不同， 该过程如图 8- 图 13 所示， 下面按步骤进行详细 说明。
参见图 8， 在外延层 302 表面上采用低压化学气相淀积的方式形成第一区的阻挡 氧化层 304， 其中阻挡氧化层 304 可为用 TEOS( 正硅酸乙酯 ) 制备的氧化硅膜， 之后， 先在阻 挡氧化层 304 上旋涂光刻胶层， 为了保证曝光精度， 还可在光刻胶层和阻挡氧化层 304 之间 形成抗反射层 ( 图中未示出 )， 以减少不必要的反射 ； 之后采用具有第一区图形的掩膜版在 光刻胶层上进行曝光， 在所述光刻胶层表面上形成第一区图案， 去除第一区图案处的光刻 胶层， 在所述光刻胶层上形成第一区图形开口， 之后以具有第一区图形开口的光刻胶层为 掩膜， 采用干法刻蚀的工艺去除第一区图形开口下的外延层材料， 形成第一区图形 305。 其中， 可采用各向异性刻蚀工艺在外延层 302 表面内形成第一区图形 305， 第一区 图形 305 的剖视图如图 8 所示， 俯视图如图 9 所示， 即第一区图形 305 在俯视图中的宽度和 长度只是器件漂移区宽度的一部分， 而非贯穿整个漂移区。
参见图 10， 形成第一区图形 305 之后， 采用选择性外延生长的方法在第一区图形 305 内形成第一区 306， 第一区 306 为 P 型掺杂的外延区， 掺杂离子可为硼或其他三价元素， -3 掺杂浓度为 5E16cm 。
在形成第一区 306 后， 还可利用阻挡氧化层 304 或在外延层表面生长出的二氧化 硅膜 ( 图中未示出 ) 作为刻蚀停止层， 采用回刻工艺或 CMP 工艺去除在第一区的阻挡氧化 层 304 或二氧化硅膜表面生长出的 P 型外延材料， 使第一区 306 的表面与外延层 302 的表 面齐平， 以保证硅片表面的平整， 之后再利用湿法化学清洗或其它方法去除阻挡氧化层 304 或二氧化硅膜。
形成第一区 306 之后， 再采用类似的方法形成第二区， 如图 11-13 所示。 参见图 11， 去除第一区的阻挡氧化层 304 之后， 再采用 CVD 工艺淀积一层氧化层作为第二区的阻挡氧 化层 307， 其中第二区的阻挡氧化层 307 的材料可与第一区的阻挡氧化层 304 的材料类似， 为 TEOS 制备的氧化硅膜 ；
之后， 如图 12 所示， 为形成第二区图形 308 的俯视图， 采用光刻工艺在第二区的阻 挡氧化层 307 表面上形成第二区的光刻胶图案 ( 图中未示出 )， 以具有第二区图案的光刻胶 层为掩膜， 采用刻蚀工艺在外延层 302 表面内形成第二区图形 308， 去除光刻胶层 ；
参见图 13， 采用选择性外延生长的方法在第二区图形 308( 如图 12 所示 ) 内形成 第二区 309， 第二区 309 为 N 型掺杂的外延区， 掺杂离子为磷或其他五价元素， 掺杂浓度为 -3 5E16cm ， 从图中可以看出， 第二区 309 的长度大于第一区 306， 且第一区 306 和第二区 309 组成的整体的宽度正好为器件漂移区的宽度， 所述 “宽度” 为在基底表面上， 垂直于载流子 漂移方向的尺寸。
同样的， 在形成第二区 309 后， 还可采用回刻工艺或 CMP 工艺去除在第二区的阻挡 氧化层 307 表面生长出的 N 型外延材料， 使第二区 309 的表面与外延层 302 的表面齐平， 以 保证硅片表面的平整， 该步骤与形成第一区 306 后的处理步骤类似， 这里不再赘述。
本领域技术人员可以理解， 形成第一区和第二区的先后顺序可以互换， 第一区和 第二区的位置也可以互换， 只要保证器件的高击穿电压和低导通电阻即可。
以上所述的 “外延层表面内” 是指由外延层 302 表面向下延伸的一定深度的区域， 该区域属于外延层 302 的一部分 ； 所述 “外延层 302 表面上” 是指由外延层 302 表面向上的 区域， 该区域不属于外延层 302 本身， 其它描述所表示的意思也可以此类推。
形成第一区 306 和第二区 309 之后， 参见图 14， 在所述第一区 306 和第二区 309 上 方的外延层上形成场氧化层 310， 所述场氧化层 310 至少包括氧化硅， 本实施例形成场氧化 层 310 的方法与现有技术中类似， 可采用 CVD 工艺在外延层 302 上形成氧化层， 之后采用光 刻工艺和刻蚀工艺形成场氧化层 310， 也可以采用其它方法形成， 这里不再详细描述 ；
参见图 15， 在所述阱区 303 和所述场氧化层 310 上形成栅区 311， 在所述阱区 303 内形成源区 312， 在所述外延层 302 内形成漏区 313， 本实施例中的源区 312 和漏区 313 均 为 N 型掺杂， 其中， 所述第一区 306 和第二区 309 位于所述源区 312 与漏区 313 之间的漂移 区内。 所述栅区 311 至少包括栅多晶硅层， 本发明其他实施例中， 所述栅区还可以包括 掺杂多晶硅、 或者由多晶硅和多晶硅上的金属硅化物组成的叠层。其中， 形成栅区 311 的方 法可为， 在场氧化层 310 上淀积多晶硅层 ( 图中未示出 )， 采用光刻工艺在该多晶硅层表面 上形成具有栅区图案的光刻胶层图案， 之后以具有栅区图案的光刻胶层 ( 图中未示出 ) 为 掩膜， 采用干法刻蚀的方式形成栅区 311， 其中多晶硅层可采用化学气相淀积、 物理气相淀 积或其它方式形成， 本实施例不做具体限定 ；
本实施例中的可采用离子注入的方式形成源区 312 和漏区 313， 具体方式为， 采 用光刻工艺在外延层 302 上形成具有源区或漏区图案的光刻胶层， 之后以该光刻胶层为掩 膜， 采用离子注入工艺形成源区 312 或漏区 313。
之后， 本实施例的方法还包括， 在栅区 311 上形成栅极 314， 在源区 312 上形成源极 315， 在漏区 313 上形成漏极 316。
本实施例中形成栅极 314、 源极 315 和漏极 316 的方式类似， 为先在外延层 302 的 上表面淀积一层介质层， 即层间介质层， 通过光刻工艺在层间介质层表面上形成栅极通孔、 源极通孔和漏极通孔的光刻胶图案， 之后以该光刻胶图案 ( 图中未示出 ) 为掩膜， 采用腐 蚀工艺在层间介质层内形成上述三个通孔， 之后通过各个通孔将金属分别与栅区 311、 源区 312 和漏区 313 连接， 即形成了栅极 314、 源极 315 和漏极 316。
以上实施例采用选择性外延生长的方法形成第一区和第二区， 实际上， 也可采用 离子注入的方法形成第一区和第二区， 具体参见以下实施例。
实施例三
本实施例公开的 LDMOS 器件的制造方法与上一实施例不同的是， 本实施例采用离 子注入的方式形成第一区和第二区， 具体方式为， 在所述外延层表面上采用 CVD 的方法形 成 TEOS 制备的氧化硅膜， 之后采用光刻工艺在所述氧化硅膜上形成第一区的光刻胶图案， 以具有第一区图案的光刻胶层为掩膜， 采用离子注入工艺形成第一区， 之后去除所述氧化
硅膜， 第一区的注入离子为硼或其它三价元素。
同样的， 形成第二区的方法与形成第一区的方法类似， 这里不再详细描述。
以上所述实施例， 仅是本发明的较佳实施例而已， 并非对本发明作任何形式上的 限制。
虽然本发明已以较佳实施例披露如上， 然而并非用以限定本发明。任何熟悉本领 域的技术人员， 在不脱离本发明技术方案范围情况下， 都可利用上述揭示的方法和技术内 容对本发明技术方案作出许多可能的变动和修饰， 或修改为等同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发明的技术实质对以上实施例所做的任何简单 修改、 等同变化及修饰， 均仍属于本发明技术方案保护的范围内。