非易失性存储器以及其编程与读取方法.pdf

摘要
申请专利号：	CN201110410839.9	申请日：	2011.12.12
公开号：	CN102820303A	公开日：	2012.12.12
当前法律状态：	撤回	有效性：	无权
法律详情：	发明专利申请公布后的视为撤回IPC(主分类):H01L 27/115申请公布日:20121212\|\|\|实质审查的生效IPC(主分类):H01L 27/115申请日:20111212\|\|\|公开
IPC分类号：	H01L27/115; G11C16/10	主分类号：	H01L27/115
申请人：	力旺电子股份有限公司
发明人：	陈信铭; 卢皓彦; 王世辰; 杨青松
地址：	中国台湾新竹
优先权：	2011.06.09 US 13/157,295
专利代理机构：	北京市浩天知识产权代理事务所 11276	代理人：	刘云贵
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内容摘要

本发明公开了一种非易失性存储胞的结构。一第一隔离结构设置于一基底以及一半导体层之间，以形成一硅覆绝缘结构。第一掺杂区位于部份的半导体层中。一栅极设置在第一掺杂区上。一栅极介电层设置在栅极以及第一掺杂区之间。一第二掺杂区设置在半导体层中并位于第一掺杂区以外的区域。第二隔离结构设置在第一隔离结构上，其中第二隔离结构包围且直接接触第一掺杂区以及第二掺杂区。

权利要求书

1：一种可编程式非易失性存储胞，设置于一硅覆绝缘结构上，其特征在于包含：一基底；一第一隔离结构，设置于该基底上；一第一掺杂区，设置于该第一隔离结构上；一栅极，设置于该第一掺杂区上；一栅极介电层，设置于该第一掺杂区以及该栅极之间；一第二掺杂区，设置于该第一隔离结构上，其中该第二掺杂区与该第一掺杂区直接接触并与该第一掺杂区形成一 P-N 接面；以及一第二隔离结构，设置于该第一隔离结构上，其中该第二隔离结构包围且直接接触该第一掺杂区以及该第二掺杂区。2：如权利要求 1 所述的一种可编程式非易失性存储胞，其特征在于该第二掺杂区为 N 型掺杂区且该第一掺杂区为 P 型掺杂区。3：如权利要求 1 所述的一种可编程式非易失性存储胞，其特征在于该第一掺杂区包含一第一重掺杂区，且该第一重掺杂区与该第二掺杂区直接接触。4：如权利要求 1 所述的一种可编程式非易失性存储胞，其特征在于该第二掺杂区包含一第二重掺杂区，且该第二重掺杂区与该第二隔离结构直接接触。5：如权利要求 1 所述的一种可编程式非易失性存储胞，其特征在于该可编程式非易失性存储胞是利用氧化崩溃现象进行编程，且该可编程式非易失性存储胞的编程状态是取决于该栅极介电层是否破裂。6：如权利要求 3 所述的一种可编程式非易失性存储胞，其特征在于该第一重掺杂区和该栅极具有相同的掺质类型。7：一种可编程式非易失性存储胞的编程方法，其特征在于包含：提供多个非易失性存储胞，并从该等非易失性存储胞中选择一个作为一目标非易失性存储胞，其中各该非易失性存储胞包含：一基底；一第一隔离结构，设置于该基底上；一第一掺杂区，设置于该第一隔离结构上；一栅极，设置于该第一掺杂区上；一栅极介电层，设置于该第一掺杂区以及该栅极之间；一第二掺杂区，设置于该第一隔离结构上，其中该第二掺杂区与该第一掺杂区直接接触并与该第一掺杂区形成一 P-N 接面；以及一第二隔离结构，设置于该第一隔离结构上，其中该第二隔离结构包围且直接接触该第一掺杂区以及该第二掺杂区；以及进行一编程步骤，包含对该目标非易失性存储胞的该栅极施加一编程电压以及对该目标非易失性存储胞的该第二掺杂区施加 0 伏特的电压。8：如权利要求 7 所述的一种可编程式非易失性存储胞的编程方法，其特征在于还包含：将除了该目标非易失性存储胞以外的该等非易失性存储胞的该栅极施加一小于该编程电压的电压；以及 2 将除了该目标非易失性存储胞以外的该等非易失性存储胞的该第二掺杂区施加一小于该编程电压的电压。9：如权利要求 7 所述的一种可编程式非易失性存储胞的编程方法，其特征在于该目标非易失性存储胞进行编程时，其氧化层会破裂，以从一电容形态转变成为一电阻形态。10：如权利要求 7 所述的一种可编程式非易失性存储胞的编程方法，其特征在于该等非易失性存储胞的各该第二掺杂区分别电性连结至一位元线，且该等非易失性存储胞的各该栅极分别电性连接至一字元线。11：如权利要求 7 所述的一种可编程式非易失性存储胞的编程方法，其特征在于该第二掺杂区为 N 型掺杂区且该第一掺杂区为 P 型掺杂区。12：一种可编程式非易失性存储胞的读取方法，其特征在于包含：提供多个非易失性存储胞，并从该等非易失性存储胞中选择一个作为一目标非易失性存储胞，其中各该非易失性存储胞包含：一基底；一第一隔离结构，设置于该基底上；一第一掺杂区，设置于该第一隔离结构上；一栅极，设置于该第一掺杂区上；一栅极介电层，设置于该第一掺杂区以及该栅极之间；一第二掺杂区，设置于该第一隔离结构上，该第二掺杂区与该第一掺杂区直接接触并与该第一掺杂区形成一 P-N 接面；以及一第二隔离结构，设置于该第一隔离结构上，该第二隔离结构包围且直接接触该第一掺杂区以及该第二掺杂区；以及进行一读取步骤，包含对该目标非易失性存储胞的该栅极施加一标准电压以及对该目标非易失性存储胞的该第二掺杂区施加 0 伏特的电压。13：如权利要求 12 所述的一种可编程式非易失性存储胞的读取方法，其特征在于还包含：将除了该目标非易失性存储胞以外的该等非易失性存储胞的该栅极施加一小于该标准电压的电压；以及将除了该目标非易失性存储胞以外的该等非易失性存储胞的该第二掺杂区施加一小于该标准电压的电压。14：如权利要求 12 所述的一种可编程式非易失性存储胞的读取方法，其特征在于若侦测到电流讯号，则判断该目标非易失性存储胞为已编程。15：如权利要求 12 所述的一种可编程式非易失性存储胞的读取方法，其特征在于该第二掺杂区为 N 型掺杂区且该第一掺杂区为 P 型掺杂区。

说明书

非易失性存储器以及其编程与读取方法
    技术领域本发明涉及了一种非易失性存储胞的结构和使用方法，例如是一种编程和读取在存储器阵列中的非易失性存储胞的方法。特别来说，本发明是针对一种位于硅覆绝缘结构 (silicon on insulator， SOI) 上且没有选择晶体管的非易失性存储胞的结构和使用方法，例如是一种编程和读取在存储器阵列中的非易失性存储胞的方法，且此非易失性存储器胞不具有选择晶体管。
     背景技术非易失性存储器 (non-volatile memory， NVM) 是目前普遍用来存储信息的一种电子媒介。非易失性存储器其中一个重要的特点在于，存储在此非易失性存储器的信息并不会随着电源被切断而消失。这在许多不同种类的电脑或电子产品来讲是相当重要的。
     可编程式只读存储器 (programmable read-only memory， PROM) 是目前常用的一种非易失性存储器，其使用了字元线以及位元线的交错阵列结构。举例来说，具有熔丝 (fuse)、反熔丝 (anti-fuse) 或紫外线抹除 (UV-erasable) 的浮动栅极可作为可编程式唯读存储器，并可应用在字元线 / 位元线阵列中。现今的可编程式只读存储器例如是浮栅雪崩注入型金属氧化物半导体 (floating gate avalanche injection metal oxide semiconductor transistor， FAMOS) 就常被用来存储信息。一般而言， PROM 不能被重复地电性编程。
     根据可编程的次数，非易失性存储器可分为多次可编程存储器 (multi-time programmable memory， MTP) 以及单次可编程存储器 (one-time programmable memory， OPM)。由于单次可编程存储器仅可容许一次的编程，其大多应用在需要大量存取功能的电子元件中，且由于不需要抹除的功能，因此相较于多次可编程存储器，其结构较为简单，制作过程以及成本也较低廉。
     在非易失性存储器中，有种利用 “薄介电层崩溃 (thin dielectric layer breakdown) 效应” 来运作的单次可编程存储器。这种单次可编程存储器具有一薄介电层 ( 也就是栅极介电层 ) 所包围的资料存储单元 ( 即可编程单元 )。当对此薄介电层施加电压时，薄介电层会产生崩溃效应，无论是软性崩溃 (soft breakdown) 或硬性崩溃 (hard breakdown)，藉以改变读取电流的值。后续，读取存储单元的电流由检测放大器 (sense amplifier) 来侦测存储胞中的信息是 “1” 或 “0” 。使用 “薄氧化层崩溃效应” 的单次可编程存储器具有许多优点。首先，其制作工艺可以相容于现有的 CMOS 制作工艺，因此可与 CMOS 电路或系统同时制作。其次，由于薄氧化层崩溃是通过氧化层的纤维成型 (filament formation) 来操作，因此是非常可靠的存储信息方式。这种纤维成型是一种物理变化，但很难利用一般检测工具来侦测。一旦此存储单元被编程，它几乎不可能再借由光学例如紫外线或其他电子手段来抹除。这也意味着，通过介电层崩溃效应，存储在 NVM 存储器内的信息是稳定且不容易改变的。
     美国专利第 6,956,258 号公开了一种半导体存储胞，每个存储胞被一超薄介电层
     所包围，例如是栅极氧化层。通过对超薄介电层施加电压，可在栅极介电层中发生崩溃效应而改变读取电流的值。然而，这样的设计却存在着一些缺陷。首先，所有的存储胞都位于非绝缘的基底上，且彼此之间没有被电绝缘分开，故要存取一特定存储胞时，容易被周围的存储胞影响。此外，此篇专利所公开的结构需要一额外的选择晶体管才能运作，也增加了此半导体存储胞，甚至是外围控制电路整体结构以及操作方法的复杂度。
     美国专利第 7,623,368 号公开了一种半导体存储器结构，是针对设置在深 N 井上的一栅极氧化层的崩溃效应来运作。但这样的结构仍是需要一选择晶体管 ( 也被称为 PASS 晶体管 ) 才能运作，增加了此半导体存储胞，甚至是外围控制电路的整体结构以及操作方法的复杂度。
     美国专利第 7,642,138 与 7,880,211 号公开了一种具有不同厚度栅极氧化层的反熔丝存储胞。反熔丝存储胞具有一厚栅极氧化层部份以及一薄栅极氧化层部份，其中薄栅极氧化层部份是作为氧化层崩溃区域。然而，这样具有不同厚度的栅极氧化层的制作工艺十分复杂 ( 尤其是形成厚栅极氧化层部份以及薄栅极氧化层部份 )，因此也增加了整体结构包括半导体存储器胞以及周边电路的结构复杂度。此外，必须增加或调整许多额外的步骤，以形成这样具有不同厚度的栅极氧化层， Ahn 等人最近公开了一种氧化层破裂 (oxide rupture) 型存储胞的修正结构，其有 Al2O3 反熔丝以及 p-CuOx/n-InZnOx 晶体管 ( 发表在 IEEE Electron Device Letters， Vol.30， No.5， May 2009)。这种单次可编程存储胞是一种可堆全氧化式 (stackable all-oxide-based)NVM 存储胞，其操作并不需要额外的选择晶体管。Ahn 等人使用了二极体选择技艺，以区分目标 / 非目标的存储胞。然而， Ahn 提出的结构相较于现有的 CMOS 制作工艺还需增加额外的步骤来形成氧化崩溃熔丝层于 CMOS 结构上，故并不完全相容于目前的线上流程。
     因此，还需要一种新颖的非易失性存储器，可以具有较高存储胞的密度、较简单的结构，并和相邻的存储胞具有良好的电性绝缘，以避免存储胞在运作时，例如进行编程或读取时，任何可能的干扰。以半导体制作工艺的观点来看，使用前端元件 (front end device element) 工艺是优选的方式。尤其在硅覆绝缘 (SOI) 工艺中，目前并没有太多的发明或创作是针对 OTP 非易失性存储器在硅覆绝缘结构上。
     发明内容
     本发明公开了一种非易失性存储胞的结构和使用方法，例如是一种编程和读取在存储器阵列中的非易失性存储器胞的方法。本发明所提出的非易失性存储胞具有若干突出的优点。首先，本发明提出的非易失性存储胞的制作方法完全相容于现有 CMOS 以及 SOI 的制作工艺。此外，本发明的非易失性存储胞是架构在 SOI 结构，以确保各存储胞在运作时能独立且不受其他存储胞的影响。还有，本发明并不需要另外一栅极氧化层厚度，因为本发明的栅极氧化层具有均匀的厚度。最后，本发明的存储器阵列并不需要选择晶体管。
     本发明的第一方面是提供了一种非易失性存储胞结构。本发明的非易失性存储胞包含一基底、一第一隔离结构、一第一硅掺杂区 ( 即第一掺杂区 )、一栅极、一栅极介电层、一第二硅掺杂区 ( 即第二掺杂区 ) 以及一第二隔离结构。第一隔离结构设置在基底上，第一掺杂区设在第一隔离结构上，故基底、第一隔离结构以及第一掺杂区一起形成了一硅覆绝缘结构。栅极设置在第一掺杂区上。栅极介电层设置在栅极以及第一掺杂区之间。第二掺杂区设在第一隔离结构上，且直接接触第一掺杂区。第二隔离结构设置在第一隔离结构上，其中第二隔离结构围绕且直接接触第一掺杂区以及第二掺杂区。
     本发明的第二方面是提供了一种非易失性存储胞的编程方法。首先提供多个非易失性存储胞，并从多个非易失性存储胞选择一个作为一目标非易失性存储胞。各该非易失性存储胞包含一基底、一第一隔离结构、一栅极、一栅极介电层、一第二掺杂区以及一第二隔离结构。第一隔离结构设置在基底上，第一掺杂区设在第一隔离结构上，故基底、第一隔离结构以及第一掺杂区一起形成了一硅覆绝缘结构。栅极设置在第一掺杂区上。栅极介电层设置在栅极以及第一掺杂区之间。第二掺杂区设在第一隔离结构上，且直接接触第一掺杂区。第二隔离结构设置在第一隔离结构上，其中第二隔离结构围绕且直接接触第一掺杂区以及第二掺杂区。接着进行一编程步骤，包含对目标非易失性存储胞的栅极施加一编程电压以及非目标非易失性存储胞的栅极施加 1/2 编程电压。并且，对目标非易失性存储胞的第二掺杂区施加 0 伏特电压以及对非目标非易失性存储胞的第二掺杂区施加一编程电压。在这样情况下，目标位元线以及目标字元线的交叉处即是欲编程的存储胞，而其栅极是连接至编程电压，其第二掺杂区连接至 0 伏特。
     本发明的第三方面是提供了另一种非易失性存储胞的编程方法。首先提供多个非易失性存储胞，并从多个非易失性存储胞选择一个作为一目标非易失性存储胞。各该非易失性存储胞包含一基底、一第一隔离结构、一栅极、一栅极介电层、一第二掺杂区以及一第二隔离结构。第一隔离结构设置在基底上，第一掺杂区设在第一隔离结构上，故基底、第一隔离结构以及第一掺杂区一起形成了一硅覆绝缘结构。栅极设置在第一掺杂区上。栅极介电层设置在栅极以及第一掺杂区之间。第二掺杂区设在第一隔离结构上，且直接接触第一掺杂区。第二隔离结构设置在第一隔离结构上，其中第二隔离结构围绕且直接接触第一掺杂区以及第二掺杂区。接着进行一编程步骤，包含对目标非易失性存储胞的栅极施加一编程电压以及非目标非易失性存储胞的栅极施加 0 伏特电压。并且，对目标非易失性存储胞的第二掺杂区施加 0 伏特电压以及对非目标非易失性存储胞的第二掺杂区施加一 1/2 编程电压。在这样情况下，目标位元线以及目标字元线的交叉处即是欲编程的存储胞。
     本发明的第四方面是提供了一种非易失性存储胞的读取方法。首先提供多个非易失性存储胞，各该非易失性存储胞包含一基底、一第一隔离结构、一栅极、一栅极介电层、一第二掺杂区以及一第二隔离结构。第一隔离结构设置在基底上，第一掺杂区设在第一隔离结构上，故基底、第一隔离结构以及第一掺杂区一起形成了一硅覆绝缘结构。栅极设置在第一掺杂区上。栅极介电层设置在栅极以及第一掺杂区之间。第二掺杂区设在第一隔离结构上，且直接接触第一掺杂区。第二隔离结构设置在第一隔离结构上，其中第二隔离结构围绕且直接接触第一掺杂区以及第二掺杂区。接着进行一读取步骤，包含对目标非易失性存储胞的栅极施加一标准电压以及非目标非易失性存储胞的栅极施加 0 伏特电压。并且，对目标非易失性存储胞的第二掺杂区施加 0 伏特电压以及对非目标非易失性存储胞的第二掺杂区施加标准电压。在这样情况下，目标位元线以及目标字元线的交叉处即是欲读取的存储胞。附图说明图 1 所示为本发明非易失性存储胞结构的一种实施例。
     图 2 所示为本发明非易失性存储胞结构的一种实施例。
     图 3 所示为本发明非易失性存储胞中具有一选择性电阻或一选择性电容的等效电路图。
     图 4 与图 5 所示为本发明存储器阵列中字元线和位元线串接各非易失性存储胞的示意图。
     图 6 与图 7 所示为本发明一种非易失性存储胞的编程方法的示意图。
     图 8 与图 8A 所示为本发明一种存储器阵列的上视图。
     图 9 与图 10 所示为本发明另一种非易失性存储器的编程方法的示意图。
     图 11 与图 12 所示为本发明另一种非易失性存储器的读取方法的示意图。
     其中，附图标记说明如下：
     100 非易失性存储胞 135 第二掺杂区
     100’ 目标非易失性存储胞 136 第二重掺杂区
     101 存储器阵列 140 栅极
     110 基底 141 栅极介电层
     120 121 130 131第一隔离结构硅覆绝缘半导体层第一掺杂区132第一重掺杂区145 方向 146 方向 150 第二隔离结构 16， 161，字元线 162， 163， 164 17， 170，位元线 171， 172， 173133P-N 接面具体实施方式
     本发明的第一方面是提供了一种反熔丝式的非易失性存储胞结构。图 1 所示为本发明非易失性存储胞结构的一实施例。如图 1 所示，本发明的非易失性存储胞 100 包含一基底 110、一第一隔离结构 120、一半导体层 130、一第一掺杂区 131、一栅极 140、一栅极介电层 141、一第二掺杂区 135 以及一第二隔离结构 150。
     基底 110 包含各种半导体材质，例如是硅。第一隔离结构 120 可以是一电绝缘体，例如是二氧化硅 (silicon dioxide) 或蓝宝石 (sapphire)，且设置在基底 110 上。半导体层 130 设置在第一隔离结构 120 上并包含不同掺杂形态的半导体材质，例如是掺杂硅 (doped Si)。基底 110、第一隔离结构 120 和半导体层 130 一起形成了一硅覆绝缘 (silicon on insulator) 结构 121。
     第一掺杂区 131 和第二掺杂区 135 在部份的半导体层 130 中，且彼此直接接触。举例来说，第一掺杂区 131 是位于部份的半导体层 130 中，第二掺杂区 135 亦设置在半导体层 130 中且相邻于第一掺杂区 131。如图 2 所示，于本发明优选实施例中，第一掺杂区 131 可以选择性地包含一第一重掺杂区 132。第一重掺杂区 132 直接接触第二掺杂区 135，使得第一重掺杂区 132 位于第一掺杂区 131 以及第二掺杂区 132 之间。此外，第二掺杂区 135 亦可选择性地包含一第二重掺杂区 136，第二重掺杂区 136 直接接触第二隔离结构 150，也就是说，第二重掺杂区 136 被第二掺杂区 135 以及第二隔离结构 150 包围。
     栅极 140 可以包含掺杂多晶硅 (doped poly-silicon)。掺杂多晶硅的掺质形态可以和第一重掺杂区 132 相同。在本发明的一个实施态样，在进行离子注入工艺时，第一重掺杂区 132 可以通过遮罩来定义，并利用相同的离子同时注入在存储胞栅极 140 的多晶硅以及第一重掺杂区 132 中。
     于本发明另一优选实施例中，第一掺杂区 131、第二掺杂区 135 以及其各自包含的第一重掺杂区 132 和第二重掺杂区 136 可以具有一掺质梯度渐层 (gradient)。这样的梯度渐层配置可有效提高 P-N 接面 (P-N junction，又称 P-N 结 ) 间的崩溃电流强度，亦可以同时降低接面的电阻。
     栅极 140 设置在第一掺杂区 131 并覆盖在第一掺杂区 131 上。若第一掺杂区 131 具有第一重掺杂区 132，栅极 140 可完全覆盖在第一掺杂区 131 上并侧向地延伸覆盖在部份的第一重掺杂区 132 上。换句话说，栅极 140 可以覆盖在第一掺杂区 131 以及部份的第一重掺杂区 132 上。但需注意的是，栅极 140 并不会覆盖在第二掺杂区 135 上。栅极介电层 141 设置在第一掺杂区 131 以及栅极 140 之间，如此一来，栅极 140、栅极介电层 141 以及第一掺杂区 131 会形成一选择性的电容结构或是一选择性的电阻结构，端视此易失性存储胞 100 是否处于编程的状态。此外，第一掺杂区 131 以及第二掺杂区 135 彼此直接接触，因此形成了一 P-N 接面 ( 即二极管 diode)，仅允许单一方向的电流通过。也就是说，此接面仅容许一个方向的电流而会阻挡另一方向的电流通过。第一掺杂区 131 以及第二掺杂区 135 的交界位于每个半导体层 130 中，使得每个半导体层 130 中至少会形成一 P-N 接面。若第二掺杂区 135 是 P 型掺质，第一掺杂区 131 可以是 N 型掺质。图 3 所示为本发明非易失性存储器 100 中具有一选择性电阻串联于一二极管，或是一选择性电容串联于一二极管的等效电路图，端视易失性存储胞是否处于编程的状态。
     本发明的非易失性存储胞基本上是一种单次可编程存储胞。编程原理是在栅极 140 以及第一掺杂区 131 之间形成一加压电场，使得栅极介电层 141 产生崩溃效应，因此这也是一种反熔丝型 (anti-fusing) 的非易失性存储胞。通过特殊的高压氧化层崩溃机制 ( 称为编程步骤 )，电流即可穿过栅极氧化层 141，这乃是利用高压电场氧化崩溃机制所产生的纤维成形机制。未编程的存储胞的介电层不会有崩溃电流的产生。
     当存储器在编程时，非易失性存储胞 100 会呈现一电阻串接二极管的结构。另一方面，若存储胞没有在编程时，非易失性存储胞 100 则会呈现一电容串接二极管的结构。
     第二隔离结构 150 设置在第一隔离结构 120 上。例如，第二隔离结构 150 可以是一浅沟渠隔离 (shallow trench isolation， STI) 或者其他类型的场效隔离装置。此外，第二隔离结构 150 会完全包围第一掺杂区 131、选择性的第一重掺杂区 132、第二掺杂区 135 以及选择性的第二重掺杂区 136，以定义出非易失性存储胞 150 的区域。第二隔离结构 150 同样的会直接接触第一掺杂区 131 以及第二掺杂区 135( 如图 1 所示 )，因此每个相邻的非易失性存储胞 150 会同时被第一隔离结构 120 与第二隔离结构 150 隔离且使其电性绝缘。
     值得注意的是，本发明的非易失性存储胞 100 并未设置有选择晶体管，也就是说，本发明其中一个特点即是在于省略了传统存储胞中选择晶体管的配置。一旦省略了传统的选择晶体管，本发明的非易失性存储胞 100 的操作方式可以更加简单。除此之外，在省略选择晶体管的情况下，晶胞的尺寸也可以缩小而更多的元件可以形成在基底上，故本发明的非易失性存储胞的密度可以大幅提升。
     请参考图 4 至图 5，所示为本发明存储器阵列 101 中字元线和位元线串接各非易失性存储胞的示意图。如图 4 所示，多个非易失性存储胞 100 以及多条字元线 16 和多条位元线 17 交互排列以形成本发明的存储器阵列 101。举例来说，非易失性存储胞 100 会对应一条字元线 161 以及一条位元线 171。其他的非易失性存储胞则是各自连接对应的字元线 162/163/164 以及对应的位元线 172/173。如图 4 和图 5 所示，本发明的存储器阵列 101 具有均匀的布局和平面配置，这也是本发明的其中一个特点。
     本发明的第二方面是提供了一种非易失性存储胞的编程方法。图 6 与图 7 所示为一种编程本发明的非易失性存储胞的方法示意图。首先如图 6 所示，提供多个非易失性存储胞 100、多条字元线 16 以及多条位元线 17，彼此相互串接。接着，选择一目标非易失性存储胞 100 以进行编程，例如是非易失性存储胞 101’ 。如图 7 所示，非易失性存储胞 101’ 包含一基底 110、一第一隔离结构 120、一半导体层 130、一第一掺杂区 131、一栅极 140、一栅极介电层 141、一第二掺杂区 135 以及一第二隔离结构 150。非目标非易失性存储胞 100 中的栅极 140 电性连接字元线 162/163/164 其中一条，非目标非易失性目标存储胞 100 中的第二掺杂区 135 电性连接位元线 172/173 其中一条。目标非易失性存储胞 100’ 中的栅极 140 电性连接字元线 161，目标非易失性存储胞 100’ 中的第二掺杂区 135 则电性连接位元线 171。这些非易失性存储胞 100、字元线 16 以及位元线 17 一起形成了存储器阵列 101。关于基底 110、第一隔离结构 120、半导体层 130、第一掺杂区 131、栅极 140、栅极介电层 141、第二掺杂区 135 以及第二隔离结构 150 的详细实施方式，请参考图 1 以及图 2 的内文描述。
     如图 7 所示，在本发明的优选实施例中，第一掺杂区 131 可以选择性地包含一第一重掺杂区 132。第一重掺杂区 132 直接接触第二掺杂区 135，使得第一重掺杂区 132 设置在第一掺杂区 131 以及第二掺杂区 132 之间。此外，第二掺杂区 135 亦可选择性地包含一第二重掺杂区 136，第二重掺杂区 136 直接接触第二隔离结构 150，也就是说，第二重掺杂区 136 会被第二掺杂区 135 以及第二隔离结构 150 包围。
     在编程步骤中，非易失性存储胞 100 的栅极 140 会施加一编程电压 (programming voltage， Vpp) 或 1/2 的编程电压。举例来说，欲进行编程的目标非易失性存储胞 101’ 的栅极 140 会施加一编程电压，而其余的非目标非易失性存储胞 100 的栅极 140 则是施加 1/2 的编程电压。编程电压的数值可随着栅极氧化层 141 的厚度来作调整。若栅极介电层 141 的厚度约为 125 埃 (angstrom) 而非易失性存储胞 100 的临界电压是 6 伏特，则编程电压大约是在 25-30 伏特。于另一实施例中，若栅极介电层 141 的厚度为 20 埃而非易失性存储胞 100 是次微米装置 ( 例如 45 纳米 )，则编程电压大约是在 5-7 伏特之间。
     同时，非易失性存储胞 100 中的第二掺杂区 135 会施加编程电压或 0 伏特电压 ( 即接地 )。举例来说，欲进行编程的目标非易失性存储胞 101’ 的第二掺杂区 135 会接地，而其余的非目标非易失性存储胞 100 的第二掺杂区 135 则是施加编程电压。如此一来，在目标非易失性存储胞 101’ 中，字元线 161( 施以 Vpp) 和位元线 171( 接地 ) 会产生一电压差大体上为编程电压 Vpp，而会被编程。非目标非易失性存储胞 100 的字元线 162/163/164( 施以 1/2Vpp) 以及位元线 172/173( 施以 Vpp) 之间产生 1/2 电压差，而不会被编程。前述的操作方式是在同一条字元线上，通过不同电压的位元线来进行编程。由于仅有目标非易失性存储胞 100’ 具有足够的偏压 (Vpp) 可进行编程，其他的非目标非易失性存储胞 100 仅具有最高为 1/2Vpp 的偏压，故无法进行氧化层破裂步骤。这是由于目标非易失性存储胞 100’ 的栅极 140 施加 Vpp，而第二掺杂区 135 是接地。
     当目标非易失性存储胞 100’ 的两端具有足够的编程电压，会使得其栅极介电层 141 产生破裂，而将目标非易失性存储胞 100’ 从原先的电容态样转变成电阻态样，如图 3 所示。这种物理性的编程机制可使资料永久地被存储在目标非易失性存储胞 100’ 中。
     于本发明另一优选实施例中，若编程电压 Vpp 过高而容易使得第一掺杂区 131 以及第二掺杂区 135 之间的 P-N 接面被破坏时，可以适当的调整第一掺杂区 131 以及第二掺杂区 135 的配置。图 8 和图 8A 所示为本发明一种存储器阵列的上视图。如图 8 所示，存储器阵列 101 包含有一栅极 140 以及多个半导体层 130，其各自独立且直接接触栅极 140。每个半导体层 130 的末端则电性连接至位元线 170。半导体层 130 被分为两个区域，即第一掺杂区 131 以及第二掺杂区 135。第一掺杂区 131 以及第二掺杂区 135 的交界处位于半导体层 130 中，使得每个半导体层 130 具有至少一 P-N 接面。需注意的是，本发明 P-N 接面的延伸方向可平行于栅极 140 延伸方向 ( 即方向 145)，而亦可垂直于栅极 140 延伸方向 ( 方向 146)。如图 8 所示，若从方向 145 看过去，每个半导体层 130 设只有一组 P-N 接面 133。
     这样的配置可以在半导体层 130 中形成一超级接面 (super junction)。超级接面可以有效避免在非易失性存储胞 100 中的 P-N 接面被破坏，特别是在编程电压 Vpp 过高的时候。在必要的情况下，如图 8A 所示，每个半导体层 130 可以具有两组以上的 P-N 接面 ( 以方向 145 的角度来看 )，例如多组的 P-N 接面，以彻底避免过大的编程电压破坏了非易失性存储胞 100 中的 P-N 接面 133。
     本发明的第三方面是提供了另一种非易失性存储胞的编程方法。请参考图 9 至图 10，所示为本发明一种编程非易失性存储器的方法。首先，如图 9 所示，提供多个非易失性存储胞 100、多条字元线 16 以及多条位元线 17，彼此相互串接。接着选定其中一个非易失性存储胞 100 作为后续欲编程的目标，例如是非易失性存储胞 100’ 。如图 10 所示，非易失性存储胞 101’ 包含一基底 110、一第一隔离结构 120、一半导体层 130、一第一掺杂区 131、一栅极 140、一栅极介电层 141、一第二掺杂区 135 以及一第二隔离结构 150。非目标非易失性存储胞 100 中的栅极 140 电性连接字元线 162/163/164 其中一条，非目标存储胞 100 中的第二掺杂区 135 电性连接位元线 172/173 其中一条。目标非易失性存储胞 100’ 中的栅极 140 电性连接字元线 161，目标非易失性存储胞 100’ 中的第二掺杂区 135 则电性连接位元线 171。这些非易失性存储胞 100、字元线 16 以及位元线 17 一起形成了存储器阵列 101。关于基底 110、第一隔离结构 120、半导体层 130、第一掺杂区 131、栅极 140、栅极介电层 141、第二掺杂区 135 以及第二隔离结构 150 的详细实施方式，请参考图 1 以及图 2 的内文描述。
     如图 10 所示，在本发明优选实施例中，第一掺杂区 131 可以选择性地包含一第一重掺杂区 132。第一重掺杂区 132 直接接触第二掺杂区 135，使得第一重掺杂区 132 设置在第一掺杂区 131 以及第二掺杂区 132 之间。此外，第二掺杂区 135 亦可选择性地包含一第二重掺杂区 136，第二重掺杂区 136 直接接触第二隔离结构 150，也就是说，第二重掺杂区 136 会被第二掺杂区 135 以及第二隔离结构 150 包围。
     如图 9 所示，在编程步骤中，非易失性存储胞 100 的栅极 140 会施加一编程电压 Vpp 或 0 伏特电压 ( 即接地 )。举例来说，目标非易失性存储胞 100’ 的栅极 140 会施加一编程电压 Vpp，而非目标非易失性存储胞 100 的栅极 140 则会接地 ( 或者于另一实施例中，施加 1/2 编程电压 Vpp)。编程电压的数值可随着栅极氧化层 141 的厚度来作调整。举例来说，若栅极介电层 141 的厚度约为 125 埃而存储胞 100 的临界电压是 6 伏特，则编程电压大约是在 25-30 伏特。于另外一种情况下，若栅极介电层 141 的厚度为 20 埃而存储胞 100 是次微米装置 ( 例如 45 纳米 )，则编程电压大约是在 5-7 伏特之间。
     同时，非易失性存储胞 100 中的第二掺杂区 135 会施加 1/2 编程电压 (1/2Vpp) 或者接地。举例来说，目标非易失性存储胞 101’ 的第二掺杂区 135 会接地，而非目标非易失性存储胞 100 的第二掺杂区 135 则是施加 1/2 编程电压。前述的操作方式是在同一条字元线上，通过不同电压的位元线来进行编程。
     如图 9 所示，在目标非易失性存储胞 101’中，字元线 161( 施以 Vpp) 和位元线 171( 接地 ) 会产生一电压差大体上为编程电压 Vpp，而会被编程。非目标非易失性存储胞 100 的字元线 162/163/164( 接地 ) 以及位元线 172/173( 施以 1/2Vpp) 之间产生 1/2 电压差，而不会被编程。当对目标存储胞 100’ 施以足够的编程电压 (Vpp)，会使得栅极介电层 141 破裂，而将目标存储胞 100’ 从原先的电容态样转变成电阻态样，如图 3 所示。这种物理性的编程机制可使资料永久地被存储在目标存储胞 100’ 中。于本发明另一优选实施例中，若编程电压 Vpp 过高而容易使得第一掺杂区 131 以及第二掺杂区 135 之间的 P-N 接面被破坏时，可以适当的调整第一掺杂区 131 以及第二掺杂区 135 的配置。图 8 和图 8A 所示为本发明一种存储器阵列的上视图。如图 8 所示，存储器阵列 101 包含有一栅极 140 以及多个半导体层 130，其各自独立且直接接触栅极 140。每个半导体层 130 的末端则电性连接至位元线 170。半导体层 130 被分为两个区域，即第一掺杂区 131 以及第二掺杂区 135。第一掺杂区 131 以及第二掺杂区 135 的交界处位于半导体层 130 中，使得每个半导体层 130 具有至少一 P-N 接面。需注意的是，本发明 P-N 接面的延伸方向可平行于栅极 140 延伸方向 ( 即方向 145)，而亦可垂直于栅极 140 延伸方向 ( 方向 146)。如图 8 所示，若从方向 145 看过去，每个半导体层 130 设只有一组 P-N 接面 133。
     这样的配置可以在半导体层 130 中形成一超级接面 (super junction)。超级接面可以有效避免在非易失性存储胞 100 中的 P-N 接面被破坏，特别是在编程电压 Vpp 过高的时候。在必要的情况下，如图 8A 所示，每个半导体层 130 可以具有两组以上的 P-N 接面 ( 以方向 145 的角度来看 )，例如多组的 P-N 接面，以彻底避免过大的编程电压破坏了非易失性存储胞 100 中的 P-N 接面 133。
     本发明的第四方面是提供了一种非易失性存储胞的读取方法。请参考图 11 与图 12，所示为本所示为本发明一种非易失性存储胞的方法。首先如图 11 所示，提供多个非易失性存储胞 100。如图 12 所示，非易失性存储胞 100 包含一基底 110、一第一隔离结构 120、一半导体层 130、一第一掺杂区 131、一栅极 140、一栅极介电层 141、一第二掺杂区 135 以及一第二隔离结构 150。非目标非易失性存储胞 100 中的栅极 140 电性连结字元线 162/163/164 其中一条，非目标非易失性存储胞 100 中的第二掺杂区 135 电性连接位元线
     172/173 其中一条。目标非易失性存储胞 100’ 的栅极 140 电性连接字元线 161，目标非易失性存储胞 100’ 的第二掺杂区 135 则电性连接位元线 171。这些非易失性存储胞 100、字元线 16 以及位元线 17 一起形成了存储器阵列 101。关于基底 110、第一隔离结构 120、半导体层 130、第一掺杂区 131、栅极 140、栅极介电层 141、第二掺杂区 135 以及第二隔离结构 150 的详细实施方式，请参考图 1 以及图 2 的内文描述。
     接着，将非易失性存储胞 100 的栅极 140 施加一标准电压 (VDD) 或 0 伏特 ( 即接地 )。举例来说，目标非易失性存储胞 101’ 的栅极 140 会施加一标准电压 VDD，而其余的非目标非易失性存储胞 100 的栅极 140 则是接地。本实施例的标准电压是指施加在晶片上的一标准电压源，例如是 5 伏特。
     同时，非易失性存储胞 100 的第二掺杂区 135 会施加标准电压 VDD 或 0 伏特电压 ( 接地 )。举例来说，目标非易失性存储胞 101’ 的第二掺杂区 135 会接地，而非目标非易失性存储胞 100 的第二掺杂区 135 则是施加标准电压 VDD。如此一来，即可对目标非易失性存储胞 100’ 进行一读取步骤，其中目标非易失性存储胞 100’ 的栅极 140 施加了标准电压 VDD 而第二掺杂区 135 接地。标准电压 VDD 是足够读取非易失性存储胞 100 中的资料，但并不足以使栅极介电层 140 产生破裂。若有显著的电流被侦测到，即代表此目标非易失性存储胞 100’ 已经被编程过。相反地，若没有侦测到显著的电流，则是代表此目标非易失性存储胞 100’ 尚未被编程过。也就是说，唯有被编程过的目标非易失性存储胞 100’ 在读取步骤中才会侦测到电流。一旦目标非易失性存储胞 100’ 被编程后，其栅极氧化层 141 就会破裂，使其从电容形态转变为电阻形态。这是因为当栅极氧化层 141 破裂时，第一掺杂区 131、栅极氧化层 141 以及栅极 140 会形成电阻结构，而产生了一条新的电路途径。另一方面，由于第一掺杂区 131 和第二掺杂区 135 会形成二极管，故仅能允许一个方向的电流通过，而会阻挡另一方向的电流。因此，即便其他非易失性存储胞 100 之间具有偏压，但还是不会有电流的产生。
     本发明的非易失性存储胞特别适合应用在硅覆绝缘结构上，并能进行编程和读取步骤。
     以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

资源描述

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1、(10)申请公布号 CN 102820303 A (43)申请公布日 2012.12.12 C N 1 0 2 8 2 0 3 0 3 A *CN102820303A* (21)申请号 201110410839.9 (22)申请日 2011.12.12 13/157,295 2011.06.09 US H01L 27/115(2006.01) G11C 16/10(2006.01) (71)申请人力旺电子股份有限公司地址中国台湾新竹 (72)发明人陈信铭卢皓彦王世辰杨青松 (74)专利代理机构北京市浩天知识产权代理事务所 11276 代理人刘云贵 (54) 发明名称非易失性存储器以。

2、及其编程与读取方法 (57) 摘要本发明公开了一种非易失性存储胞的结构。一第一隔离结构设置于一基底以及一半导体层之间，以形成一硅覆绝缘结构。第一掺杂区位于部份的半导体层中。一栅极设置在第一掺杂区上。一栅极介电层设置在栅极以及第一掺杂区之间。一第二掺杂区设置在半导体层中并位于第一掺杂区以外的区域。第二隔离结构设置在第一隔离结构上，其中第二隔离结构包围且直接接触第一掺杂区以及第二掺杂区。 (30)优先权数据 (51)Int.Cl. 权利要求书2页说明书9页附图12页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 2 页说明书 9 页附图 12 页。

3、 1/2页 2 1.一种可编程式非易失性存储胞，设置于一硅覆绝缘结构上，其特征在于包含：一基底；一第一隔离结构，设置于该基底上；一第一掺杂区，设置于该第一隔离结构上；一栅极，设置于该第一掺杂区上；一栅极介电层，设置于该第一掺杂区以及该栅极之间；一第二掺杂区，设置于该第一隔离结构上，其中该第二掺杂区与该第一掺杂区直接接触并与该第一掺杂区形成一P-N接面；以及一第二隔离结构，设置于该第一隔离结构上，其中该第二隔离结构包围且直接接触该第一掺杂区以及该第二掺杂区。 2.如权利要求1所述的一种可编程式非易失性存储胞，其特征在于该第二掺杂区为N 型掺杂区且该第一掺杂区为P型掺杂区。 3.。

4、如权利要求1所述的一种可编程式非易失性存储胞，其特征在于该第一掺杂区包含一第一重掺杂区，且该第一重掺杂区与该第二掺杂区直接接触。 4.如权利要求1所述的一种可编程式非易失性存储胞，其特征在于该第二掺杂区包含一第二重掺杂区，且该第二重掺杂区与该第二隔离结构直接接触。 5.如权利要求1所述的一种可编程式非易失性存储胞，其特征在于该可编程式非易失性存储胞是利用氧化崩溃现象进行编程，且该可编程式非易失性存储胞的编程状态是取决于该栅极介电层是否破裂。 6.如权利要求3所述的一种可编程式非易失性存储胞，其特征在于该第一重掺杂区和该栅极具有相同的掺质类型。 7.一种可编程式非易失性存储胞的编程方法。

5、，其特征在于包含：提供多个非易失性存储胞，并从该等非易失性存储胞中选择一个作为一目标非易失性存储胞，其中各该非易失性存储胞包含：一基底；一第一隔离结构，设置于该基底上；一第一掺杂区，设置于该第一隔离结构上；一栅极，设置于该第一掺杂区上；一栅极介电层，设置于该第一掺杂区以及该栅极之间；一第二掺杂区，设置于该第一隔离结构上，其中该第二掺杂区与该第一掺杂区直接接触并与该第一掺杂区形成一P-N接面；以及一第二隔离结构，设置于该第一隔离结构上，其中该第二隔离结构包围且直接接触该第一掺杂区以及该第二掺杂区；以及进行一编程步骤，包含对该目标非易失性存储胞的该栅极施加一编程电压以及对该。

6、目标非易失性存储胞的该第二掺杂区施加0伏特的电压。 8.如权利要求7所述的一种可编程式非易失性存储胞的编程方法，其特征在于还包含：将除了该目标非易失性存储胞以外的该等非易失性存储胞的该栅极施加一小于该编程电压的电压；以及权利要求书CN 102820303 A 2/2页 3 将除了该目标非易失性存储胞以外的该等非易失性存储胞的该第二掺杂区施加一小于该编程电压的电压。 9.如权利要求7所述的一种可编程式非易失性存储胞的编程方法，其特征在于该目标非易失性存储胞进行编程时，其氧化层会破裂，以从一电容形态转变成为一电阻形态。 10.如权利要求7所述的一种可编程式非易失性存储胞的编程。

7、方法，其特征在于该等非易失性存储胞的各该第二掺杂区分别电性连结至一位元线，且该等非易失性存储胞的各该栅极分别电性连接至一字元线。 11.如权利要求7所述的一种可编程式非易失性存储胞的编程方法，其特征在于该第二掺杂区为N型掺杂区且该第一掺杂区为P型掺杂区。 12.一种可编程式非易失性存储胞的读取方法，其特征在于包含：提供多个非易失性存储胞，并从该等非易失性存储胞中选择一个作为一目标非易失性存储胞，其中各该非易失性存储胞包含：一基底；一第一隔离结构，设置于该基底上；一第一掺杂区，设置于该第一隔离结构上；一栅极，设置于该第一掺杂区上；一栅极介电层，设置于该第一掺杂区以及该栅极之间。

8、；一第二掺杂区，设置于该第一隔离结构上，该第二掺杂区与该第一掺杂区直接接触并与该第一掺杂区形成一P-N接面；以及一第二隔离结构，设置于该第一隔离结构上，该第二隔离结构包围且直接接触该第一掺杂区以及该第二掺杂区；以及进行一读取步骤，包含对该目标非易失性存储胞的该栅极施加一标准电压以及对该目标非易失性存储胞的该第二掺杂区施加0伏特的电压。 13.如权利要求12所述的一种可编程式非易失性存储胞的读取方法，其特征在于还包含：将除了该目标非易失性存储胞以外的该等非易失性存储胞的该栅极施加一小于该标准电压的电压；以及将除了该目标非易失性存储胞以外的该等非易失性存储胞的该第二掺杂区施加一。

9、小于该标准电压的电压。 14.如权利要求12所述的一种可编程式非易失性存储胞的读取方法，其特征在于若侦测到电流讯号，则判断该目标非易失性存储胞为已编程。 15.如权利要求12所述的一种可编程式非易失性存储胞的读取方法，其特征在于该第二掺杂区为N型掺杂区且该第一掺杂区为P型掺杂区。权利要求书CN 102820303 A 1/9页 4 非易失性存储器以及其编程与读取方法技术领域 0001 本发明涉及了一种非易失性存储胞的结构和使用方法，例如是一种编程和读取在存储器阵列中的非易失性存储胞的方法。特别来说，本发明是针对一种位于硅覆绝缘结构 (silicon on insulator。

10、，SOI)上且没有选择晶体管的非易失性存储胞的结构和使用方法，例如是一种编程和读取在存储器阵列中的非易失性存储胞的方法，且此非易失性存储器胞不具有选择晶体管。背景技术 0002 非易失性存储器(non-volatile memory，NVM)是目前普遍用来存储信息的一种电子媒介。非易失性存储器其中一个重要的特点在于，存储在此非易失性存储器的信息并不会随着电源被切断而消失。这在许多不同种类的电脑或电子产品来讲是相当重要的。 0003 可编程式只读存储器(programmable read-only memory，PROM)是目前常用的一种非易失性存储器，其使用了字元线以及位元线的交错。

11、阵列结构。举例来说，具有熔丝(fuse)、反熔丝(anti-fuse)或紫外线抹除(UV-erasable)的浮动栅极可作为可编程式唯读存储器，并可应用在字元线/位元线阵列中。现今的可编程式只读存储器例如是浮栅雪崩注入型金属氧化物半导体(floating gate avalanche injection metal oxide semiconductor transistor，FAMOS)就常被用来存储信息。一般而言，PROM不能被重复地电性编程。 0004 根据可编程的次数，非易失性存储器可分为多次可编程存储器(multi-time programmable memory，MTP)以。

12、及单次可编程存储器(one-time programmable memory， OPM)。由于单次可编程存储器仅可容许一次的编程，其大多应用在需要大量存取功能的电子元件中，且由于不需要抹除的功能，因此相较于多次可编程存储器，其结构较为简单，制作过程以及成本也较低廉。 0005 在非易失性存储器中，有种利用“薄介电层崩溃(thin dielectric layer breakdown)效应”来运作的单次可编程存储器。这种单次可编程存储器具有一薄介电层 (也就是栅极介电层)所包围的资料存储单元(即可编程单元)。当对此薄介电层施加电压时，薄介电层会产生崩溃效应，无论是软性崩溃(soft bre。

13、akdown)或硬性崩溃(hard breakdown)，藉以改变读取电流的值。后续，读取存储单元的电流由检测放大器(sense amplifier)来侦测存储胞中的信息是“1”或“0”。使用“薄氧化层崩溃效应”的单次可编程存储器具有许多优点。首先，其制作工艺可以相容于现有的CMOS制作工艺，因此可与 CMOS电路或系统同时制作。其次，由于薄氧化层崩溃是通过氧化层的纤维成型(filament formation)来操作，因此是非常可靠的存储信息方式。这种纤维成型是一种物理变化，但很难利用一般检测工具来侦测。一旦此存储单元被编程，它几乎不可能再借由光学例如紫外线或其他电子手段来抹除。这也意。

14、味着，通过介电层崩溃效应，存储在NVM存储器内的信息是稳定且不容易改变的。 0006 美国专利第6,956,258号公开了一种半导体存储胞，每个存储胞被一超薄介电层说明书CN 102820303 A 2/9页 5 所包围，例如是栅极氧化层。通过对超薄介电层施加电压，可在栅极介电层中发生崩溃效应而改变读取电流的值。然而，这样的设计却存在着一些缺陷。首先，所有的存储胞都位于非绝缘的基底上，且彼此之间没有被电绝缘分开，故要存取一特定存储胞时，容易被周围的存储胞影响。此外，此篇专利所公开的结构需要一额外的选择晶体管才能运作，也增加了此半导体存储胞，甚至是外围控制电路整体结构以及操作方法。

15、的复杂度。 0007 美国专利第7,623,368号公开了一种半导体存储器结构，是针对设置在深N井上的一栅极氧化层的崩溃效应来运作。但这样的结构仍是需要一选择晶体管(也被称为PASS 晶体管)才能运作，增加了此半导体存储胞，甚至是外围控制电路的整体结构以及操作方法的复杂度。 0008 美国专利第7,642,138与7,880,211号公开了一种具有不同厚度栅极氧化层的反熔丝存储胞。反熔丝存储胞具有一厚栅极氧化层部份以及一薄栅极氧化层部份，其中薄栅极氧化层部份是作为氧化层崩溃区域。然而，这样具有不同厚度的栅极氧化层的制作工艺十分复杂(尤其是形成厚栅极氧化层部份以及薄栅极氧化层部份)，因。

16、此也增加了整体结构包括半导体存储器胞以及周边电路的结构复杂度。此外，必须增加或调整许多额外的步骤，以形成这样具有不同厚度的栅极氧化层， 0009 Ahn等人最近公开了一种氧化层破裂(oxide rupture)型存储胞的修正结构，其有Al 2 O 3 反熔丝以及p-CuO x /n-InZnO x 晶体管(发表在IEEE Electron Device Letters， Vol.30，No.5，May 2009)。这种单次可编程存储胞是一种可堆全氧化式(stackable all-oxide-based)NVM存储胞，其操作并不需要额外的选择晶体管。Ahn等人使用了二极体选择技艺，以区。

17、分目标/非目标的存储胞。然而，Ahn提出的结构相较于现有的CMOS制作工艺还需增加额外的步骤来形成氧化崩溃熔丝层于CMOS结构上，故并不完全相容于目前的线上流程。 0010 因此，还需要一种新颖的非易失性存储器，可以具有较高存储胞的密度、较简单的结构，并和相邻的存储胞具有良好的电性绝缘，以避免存储胞在运作时，例如进行编程或读取时，任何可能的干扰。以半导体制作工艺的观点来看，使用前端元件(front end device element)工艺是优选的方式。尤其在硅覆绝缘(SOI)工艺中，目前并没有太多的发明或创作是针对OTP非易失性存储器在硅覆绝缘结构上。发明内容 0011 本发明公。

18、开了一种非易失性存储胞的结构和使用方法，例如是一种编程和读取在存储器阵列中的非易失性存储器胞的方法。本发明所提出的非易失性存储胞具有若干突出的优点。首先，本发明提出的非易失性存储胞的制作方法完全相容于现有CMOS以及SOI的制作工艺。此外，本发明的非易失性存储胞是架构在SOI结构，以确保各存储胞在运作时能独立且不受其他存储胞的影响。还有，本发明并不需要另外一栅极氧化层厚度，因为本发明的栅极氧化层具有均匀的厚度。最后，本发明的存储器阵列并不需要选择晶体管。 0012 本发明的第一方面是提供了一种非易失性存储胞结构。本发明的非易失性存储胞包含一基底、一第一隔离结构、一第一硅掺杂区(即第。

19、一掺杂区)、一栅极、一栅极介电层、一第二硅掺杂区(即第二掺杂区)以及一第二隔离结构。第一隔离结构设置在基底上，第一掺杂区设在第一隔离结构上，故基底、第一隔离结构以及第一掺杂区一起形成了一硅覆说明书CN 102820303 A 3/9页 6 绝缘结构。栅极设置在第一掺杂区上。栅极介电层设置在栅极以及第一掺杂区之间。第二掺杂区设在第一隔离结构上，且直接接触第一掺杂区。第二隔离结构设置在第一隔离结构上，其中第二隔离结构围绕且直接接触第一掺杂区以及第二掺杂区。 0013 本发明的第二方面是提供了一种非易失性存储胞的编程方法。首先提供多个非易失性存储胞，并从多个非易失性存储胞选择一个作为。

20、一目标非易失性存储胞。各该非易失性存储胞包含一基底、一第一隔离结构、一栅极、一栅极介电层、一第二掺杂区以及一第二隔离结构。第一隔离结构设置在基底上，第一掺杂区设在第一隔离结构上，故基底、第一隔离结构以及第一掺杂区一起形成了一硅覆绝缘结构。栅极设置在第一掺杂区上。栅极介电层设置在栅极以及第一掺杂区之间。第二掺杂区设在第一隔离结构上，且直接接触第一掺杂区。第二隔离结构设置在第一隔离结构上，其中第二隔离结构围绕且直接接触第一掺杂区以及第二掺杂区。接着进行一编程步骤，包含对目标非易失性存储胞的栅极施加一编程电压以及非目标非易失性存储胞的栅极施加1/2编程电压。并且，对目标非易失性存储胞。

21、的第二掺杂区施加0伏特电压以及对非目标非易失性存储胞的第二掺杂区施加一编程电压。在这样情况下，目标位元线以及目标字元线的交叉处即是欲编程的存储胞，而其栅极是连接至编程电压，其第二掺杂区连接至0伏特。 0014 本发明的第三方面是提供了另一种非易失性存储胞的编程方法。首先提供多个非易失性存储胞，并从多个非易失性存储胞选择一个作为一目标非易失性存储胞。各该非易失性存储胞包含一基底、一第一隔离结构、一栅极、一栅极介电层、一第二掺杂区以及一第二隔离结构。第一隔离结构设置在基底上，第一掺杂区设在第一隔离结构上，故基底、第一隔离结构以及第一掺杂区一起形成了一硅覆绝缘结构。栅极设置在第一掺杂区上。

22、。栅极介电层设置在栅极以及第一掺杂区之间。第二掺杂区设在第一隔离结构上，且直接接触第一掺杂区。第二隔离结构设置在第一隔离结构上，其中第二隔离结构围绕且直接接触第一掺杂区以及第二掺杂区。接着进行一编程步骤，包含对目标非易失性存储胞的栅极施加一编程电压以及非目标非易失性存储胞的栅极施加0伏特电压。并且，对目标非易失性存储胞的第二掺杂区施加0伏特电压以及对非目标非易失性存储胞的第二掺杂区施加一1/2编程电压。在这样情况下，目标位元线以及目标字元线的交叉处即是欲编程的存储胞。 0015 本发明的第四方面是提供了一种非易失性存储胞的读取方法。首先提供多个非易失性存储胞，各该非易失性存储胞包。

23、含一基底、一第一隔离结构、一栅极、一栅极介电层、一第二掺杂区以及一第二隔离结构。第一隔离结构设置在基底上，第一掺杂区设在第一隔离结构上，故基底、第一隔离结构以及第一掺杂区一起形成了一硅覆绝缘结构。栅极设置在第一掺杂区上。栅极介电层设置在栅极以及第一掺杂区之间。第二掺杂区设在第一隔离结构上，且直接接触第一掺杂区。第二隔离结构设置在第一隔离结构上，其中第二隔离结构围绕且直接接触第一掺杂区以及第二掺杂区。接着进行一读取步骤，包含对目标非易失性存储胞的栅极施加一标准电压以及非目标非易失性存储胞的栅极施加0伏特电压。并且，对目标非易失性存储胞的第二掺杂区施加0伏特电压以及对非目标非易失性存。

24、储胞的第二掺杂区施加标准电压。在这样情况下，目标位元线以及目标字元线的交叉处即是欲读取的存储胞。附图说明说明书CN 102820303 A 4/9页 7 0016 图1所示为本发明非易失性存储胞结构的一种实施例。 0017 图2所示为本发明非易失性存储胞结构的一种实施例。 0018 图3所示为本发明非易失性存储胞中具有一选择性电阻或一选择性电容的等效电路图。 0019 图4与图5所示为本发明存储器阵列中字元线和位元线串接各非易失性存储胞的示意图。 0020 图6与图7所示为本发明一种非易失性存储胞的编程方法的示意图。 0021 图8与图8A所示为本发明一种存储器阵列的上视图。。

25、0022 图9与图10所示为本发明另一种非易失性存储器的编程方法的示意图。 0023 图11与图12所示为本发明另一种非易失性存储器的读取方法的示意图。 0024 其中，附图标记说明如下： 0025 100 非易失性存储胞 135 第二掺杂区 0026 100 目标非易失性存储胞 136 第二重掺杂区 0027 101 存储器阵列 140 栅极 0028 110 基底 141 栅极介电层 0029 120 第一隔离结构 145 方向 0030 121 硅覆绝缘 146 方向 0031 130 半导体层 150 第二隔离结构 0032 131 第一掺杂区 16，161，字元线 0033 162，。

26、163， 0034 164 0035 132 第一重掺杂区 17，170，位元线 0036 171，172， 0037 173 0038 133 P-N接面具体实施方式 0039 本发明的第一方面是提供了一种反熔丝式的非易失性存储胞结构。图1所示为本发明非易失性存储胞结构的一实施例。如图1所示，本发明的非易失性存储胞100包含一基底110、一第一隔离结构120、一半导体层130、一第一掺杂区131、一栅极140、一栅极介电层141、一第二掺杂区135以及一第二隔离结构150。 0040 基底110包含各种半导体材质，例如是硅。第一隔离结构120可以是一电绝缘体，例如是二氧化硅(sil。

27、icon dioxide)或蓝宝石(sapphire)，且设置在基底110上。半导体层130设置在第一隔离结构120上并包含不同掺杂形态的半导体材质，例如是掺杂硅 (doped Si)。基底110、第一隔离结构120和半导体层130一起形成了一硅覆绝缘(silicon on insulator)结构121。 0041 第一掺杂区131和第二掺杂区135在部份的半导体层130中，且彼此直接接触。举例来说，第一掺杂区131是位于部份的半导体层130中，第二掺杂区135亦设置在半导体层 130中且相邻于第一掺杂区131。说明书CN 102820303 A 5/9页 8 0042 如图2所示。

28、，于本发明优选实施例中，第一掺杂区131可以选择性地包含一第一重掺杂区132。第一重掺杂区132直接接触第二掺杂区135，使得第一重掺杂区132位于第一掺杂区131以及第二掺杂区132之间。此外，第二掺杂区135亦可选择性地包含一第二重掺杂区136，第二重掺杂区136直接接触第二隔离结构150，也就是说，第二重掺杂区136被第二掺杂区135以及第二隔离结构150包围。 0043 栅极140可以包含掺杂多晶硅(doped poly-silicon)。掺杂多晶硅的掺质形态可以和第一重掺杂区132相同。在本发明的一个实施态样，在进行离子注入工艺时，第一重掺杂区132可以通过遮罩来定义，并。

29、利用相同的离子同时注入在存储胞栅极140的多晶硅以及第一重掺杂区132中。 0044 于本发明另一优选实施例中，第一掺杂区131、第二掺杂区135以及其各自包含的第一重掺杂区132和第二重掺杂区136可以具有一掺质梯度渐层(gradient)。这样的梯度渐层配置可有效提高P-N接面(P-N junction，又称P-N结)间的崩溃电流强度，亦可以同时降低接面的电阻。 0045 栅极140设置在第一掺杂区131并覆盖在第一掺杂区131上。若第一掺杂区131 具有第一重掺杂区132，栅极140可完全覆盖在第一掺杂区131上并侧向地延伸覆盖在部份的第一重掺杂区132上。换句话说，栅极140。

30、可以覆盖在第一掺杂区131以及部份的第一重掺杂区132上。但需注意的是，栅极140并不会覆盖在第二掺杂区135上。 0046 栅极介电层141设置在第一掺杂区131以及栅极140之间，如此一来，栅极140、栅极介电层141以及第一掺杂区131会形成一选择性的电容结构或是一选择性的电阻结构，端视此易失性存储胞100是否处于编程的状态。此外，第一掺杂区131以及第二掺杂区135 彼此直接接触，因此形成了一P-N接面(即二极管diode)，仅允许单一方向的电流通过。也就是说，此接面仅容许一个方向的电流而会阻挡另一方向的电流通过。第一掺杂区131以及第二掺杂区135的交界位于每个半导体层13。

31、0中，使得每个半导体层130中至少会形成一P-N接面。若第二掺杂区135是P型掺质，第一掺杂区131可以是N型掺质。图3所示为本发明非易失性存储器100中具有一选择性电阻串联于一二极管，或是一选择性电容串联于一二极管的等效电路图，端视易失性存储胞是否处于编程的状态。 0047 本发明的非易失性存储胞基本上是一种单次可编程存储胞。编程原理是在栅极 140以及第一掺杂区131之间形成一加压电场，使得栅极介电层141产生崩溃效应，因此这也是一种反熔丝型(anti-fusing)的非易失性存储胞。通过特殊的高压氧化层崩溃机制 (称为编程步骤)，电流即可穿过栅极氧化层141，这乃是利用高压电场氧。

32、化崩溃机制所产生的纤维成形机制。未编程的存储胞的介电层不会有崩溃电流的产生。 0048 当存储器在编程时，非易失性存储胞100会呈现一电阻串接二极管的结构。另一方面，若存储胞没有在编程时，非易失性存储胞100则会呈现一电容串接二极管的结构。 0049 第二隔离结构150设置在第一隔离结构120上。例如，第二隔离结构150可以是一浅沟渠隔离(shallow trench isolation，STI)或者其他类型的场效隔离装置。此外，第二隔离结构150会完全包围第一掺杂区131、选择性的第一重掺杂区132、第二掺杂区135 以及选择性的第二重掺杂区136，以定义出非易失性存储胞150的区域。

33、。第二隔离结构150 同样的会直接接触第一掺杂区131以及第二掺杂区135(如图1所示)，因此每个相邻的非易失性存储胞150会同时被第一隔离结构120与第二隔离结构150隔离且使其电性绝缘。说明书CN 102820303 A 6/9页 9 0050 值得注意的是，本发明的非易失性存储胞100并未设置有选择晶体管，也就是说，本发明其中一个特点即是在于省略了传统存储胞中选择晶体管的配置。一旦省略了传统的选择晶体管，本发明的非易失性存储胞100的操作方式可以更加简单。除此之外，在省略选择晶体管的情况下，晶胞的尺寸也可以缩小而更多的元件可以形成在基底上，故本发明的非易失性存储胞的密度可。

34、以大幅提升。 0051 请参考图4至图5，所示为本发明存储器阵列101中字元线和位元线串接各非易失性存储胞的示意图。如图4所示，多个非易失性存储胞100以及多条字元线16和多条位元线17交互排列以形成本发明的存储器阵列101。举例来说，非易失性存储胞100会对应一条字元线161以及一条位元线171。其他的非易失性存储胞则是各自连接对应的字元线 162/163/164以及对应的位元线172/173。如图4和图5所示，本发明的存储器阵列101具有均匀的布局和平面配置，这也是本发明的其中一个特点。 0052 本发明的第二方面是提供了一种非易失性存储胞的编程方法。图6与图7所示为一种编程本发。

35、明的非易失性存储胞的方法示意图。首先如图6所示，提供多个非易失性存储胞100、多条字元线16以及多条位元线17，彼此相互串接。接着，选择一目标非易失性存储胞100以进行编程，例如是非易失性存储胞101。如图7所示，非易失性存储胞101包含一基底110、一第一隔离结构120、一半导体层130、一第一掺杂区131、一栅极140、一栅极介电层141、一第二掺杂区135以及一第二隔离结构150。非目标非易失性存储胞100中的栅极140电性连接字元线162/163/164其中一条，非目标非易失性目标存储胞100中的第二掺杂区135电性连接位元线172/173其中一条。目标非易失性存储胞100。

36、中的栅极 140电性连接字元线161，目标非易失性存储胞100中的第二掺杂区135则电性连接位元线 171。这些非易失性存储胞100、字元线16以及位元线17一起形成了存储器阵列101。关于基底110、第一隔离结构120、半导体层130、第一掺杂区131、栅极140、栅极介电层141、第二掺杂区135以及第二隔离结构150的详细实施方式，请参考图1以及图2的内文描述。 0053 如图7所示，在本发明的优选实施例中，第一掺杂区131可以选择性地包含一第一重掺杂区132。第一重掺杂区132直接接触第二掺杂区135，使得第一重掺杂区132设置在第一掺杂区131以及第二掺杂区132之间。此外，。

37、第二掺杂区135亦可选择性地包含一第二重掺杂区136，第二重掺杂区136直接接触第二隔离结构150，也就是说，第二重掺杂区136 会被第二掺杂区135以及第二隔离结构150包围。 0054 在编程步骤中，非易失性存储胞100的栅极140会施加一编程电压(programming voltage，Vpp)或1/2的编程电压。举例来说，欲进行编程的目标非易失性存储胞101的栅极140会施加一编程电压，而其余的非目标非易失性存储胞100的栅极140则是施加1/2 的编程电压。编程电压的数值可随着栅极氧化层141的厚度来作调整。若栅极介电层141 的厚度约为125埃(angstrom)而非易失性存储。

38、胞100的临界电压是6伏特，则编程电压大约是在25-30伏特。于另一实施例中，若栅极介电层141的厚度为20埃而非易失性存储胞 100是次微米装置(例如45纳米)，则编程电压大约是在5-7伏特之间。 0055 同时，非易失性存储胞100中的第二掺杂区135会施加编程电压或0伏特电压(即接地)。举例来说，欲进行编程的目标非易失性存储胞101的第二掺杂区135会接地，而其余的非目标非易失性存储胞100的第二掺杂区135则是施加编程电压。如此一来，在目标非易失性存储胞101中，字元线161(施以Vpp)和位元线171(接地)会产生一电压差大说明书CN 102820303 A 7/9页。

39、10 体上为编程电压Vpp，而会被编程。非目标非易失性存储胞100的字元线162/163/164(施以1/2Vpp)以及位元线172/173(施以Vpp)之间产生1/2电压差，而不会被编程。前述的操作方式是在同一条字元线上，通过不同电压的位元线来进行编程。由于仅有目标非易失性存储胞100具有足够的偏压(Vpp)可进行编程，其他的非目标非易失性存储胞100仅具有最高为1/2Vpp的偏压，故无法进行氧化层破裂步骤。这是由于目标非易失性存储胞100 的栅极140施加Vpp，而第二掺杂区135是接地。 0056 当目标非易失性存储胞100的两端具有足够的编程电压，会使得其栅极介电层 141产生。

40、破裂，而将目标非易失性存储胞100从原先的电容态样转变成电阻态样，如图3所示。这种物理性的编程机制可使资料永久地被存储在目标非易失性存储胞100中。 0057 于本发明另一优选实施例中，若编程电压Vpp过高而容易使得第一掺杂区131以及第二掺杂区135之间的P-N接面被破坏时，可以适当的调整第一掺杂区131以及第二掺杂区135的配置。图8和图8A所示为本发明一种存储器阵列的上视图。如图8所示，存储器阵列101包含有一栅极140以及多个半导体层130，其各自独立且直接接触栅极140。每个半导体层130的末端则电性连接至位元线170。半导体层130被分为两个区域，即第一掺杂区131以及。

41、第二掺杂区135。第一掺杂区131以及第二掺杂区135的交界处位于半导体层130中，使得每个半导体层130具有至少一P-N接面。需注意的是，本发明P-N接面的延伸方向可平行于栅极140延伸方向(即方向145)，而亦可垂直于栅极140延伸方向(方向 146)。如图8所示，若从方向145看过去，每个半导体层130设只有一组P-N接面133。 0058 这样的配置可以在半导体层130中形成一超级接面(super junction)。超级接面可以有效避免在非易失性存储胞100中的P-N接面被破坏，特别是在编程电压Vpp过高的时候。在必要的情况下，如图8A所示，每个半导体层130可以具有两组以上。

42、的P-N接面 (以方向145的角度来看)，例如多组的P-N接面，以彻底避免过大的编程电压破坏了非易失性存储胞100中的P-N接面133。 0059 本发明的第三方面是提供了另一种非易失性存储胞的编程方法。请参考图9至图 10，所示为本发明一种编程非易失性存储器的方法。首先，如图9所示，提供多个非易失性存储胞100、多条字元线16以及多条位元线17，彼此相互串接。接着选定其中一个非易失性存储胞100作为后续欲编程的目标，例如是非易失性存储胞100。如图10所示，非易失性存储胞101包含一基底110、一第一隔离结构120、一半导体层130、一第一掺杂区131、一栅极140、一栅极介电层1。

43、41、一第二掺杂区135以及一第二隔离结构150。非目标非易失性存储胞100中的栅极140电性连接字元线162/163/164其中一条，非目标存储胞100 中的第二掺杂区135电性连接位元线172/173其中一条。目标非易失性存储胞100中的栅极140电性连接字元线161，目标非易失性存储胞100中的第二掺杂区135则电性连接位元线171。这些非易失性存储胞100、字元线16以及位元线17一起形成了存储器阵列 101。关于基底110、第一隔离结构120、半导体层130、第一掺杂区131、栅极140、栅极介电层141、第二掺杂区135以及第二隔离结构150的详细实施方式，请参考图1以及图。

44、2的内文描述。 0060 如图10所示，在本发明优选实施例中，第一掺杂区131可以选择性地包含一第一重掺杂区132。第一重掺杂区132直接接触第二掺杂区135，使得第一重掺杂区132设置在第一掺杂区131以及第二掺杂区132之间。此外，第二掺杂区135亦可选择性地包含一第二说明书CN 102820303 A 10 8/9页 11 重掺杂区136，第二重掺杂区136直接接触第二隔离结构150，也就是说，第二重掺杂区136 会被第二掺杂区135以及第二隔离结构150包围。 0061 如图9所示，在编程步骤中，非易失性存储胞100的栅极140会施加一编程电压 Vpp或0伏特电压(即接地)。

45、。举例来说，目标非易失性存储胞100的栅极140会施加一编程电压Vpp，而非目标非易失性存储胞100的栅极140则会接地(或者于另一实施例中，施加1/2编程电压Vpp)。编程电压的数值可随着栅极氧化层141的厚度来作调整。举例来说，若栅极介电层141的厚度约为125埃而存储胞100的临界电压是6伏特，则编程电压大约是在25-30伏特。于另外一种情况下，若栅极介电层141的厚度为20埃而存储胞100是次微米装置(例如45纳米)，则编程电压大约是在5-7伏特之间。 0062 同时，非易失性存储胞100中的第二掺杂区135会施加1/2编程电压(1/2Vpp)或者接地。举例来说，目标非易失。

46、性存储胞101的第二掺杂区135会接地，而非目标非易失性存储胞100的第二掺杂区135则是施加1/2编程电压。前述的操作方式是在同一条字元线上，通过不同电压的位元线来进行编程。 0063 如图9所示，在目标非易失性存储胞101中，字元线161(施以Vpp)和位元线 171(接地)会产生一电压差大体上为编程电压Vpp，而会被编程。非目标非易失性存储胞 100的字元线162/163/164(接地)以及位元线172/173(施以1/2Vpp)之间产生1/2电压差，而不会被编程。当对目标存储胞100施以足够的编程电压(Vpp)，会使得栅极介电层 141破裂，而将目标存储胞100从原先的电容态样转。

47、变成电阻态样，如图3所示。这种物理性的编程机制可使资料永久地被存储在目标存储胞100中。 0064 于本发明另一优选实施例中，若编程电压Vpp过高而容易使得第一掺杂区131以及第二掺杂区135之间的P-N接面被破坏时，可以适当的调整第一掺杂区131以及第二掺杂区135的配置。图8和图8A所示为本发明一种存储器阵列的上视图。如图8所示，存储器阵列101包含有一栅极140以及多个半导体层130，其各自独立且直接接触栅极140。每个半导体层130的末端则电性连接至位元线170。半导体层130被分为两个区域，即第一掺杂区131以及第二掺杂区135。第一掺杂区131以及第二掺杂区135的交界。

48、处位于半导体层130中，使得每个半导体层130具有至少一P-N接面。需注意的是，本发明P-N接面的延伸方向可平行于栅极140延伸方向(即方向145)，而亦可垂直于栅极140延伸方向(方向 146)。如图8所示，若从方向145看过去，每个半导体层130设只有一组P-N接面133。 0065 这样的配置可以在半导体层130中形成一超级接面(super junction)。超级接面可以有效避免在非易失性存储胞100中的P-N接面被破坏，特别是在编程电压Vpp过高的时候。在必要的情况下，如图8A所示，每个半导体层130可以具有两组以上的P-N接面 (以方向145的角度来看)，例如多组的P-N接。

49、面，以彻底避免过大的编程电压破坏了非易失性存储胞100中的P-N接面133。 0066 本发明的第四方面是提供了一种非易失性存储胞的读取方法。请参考图11与图12，所示为本所示为本发明一种非易失性存储胞的方法。首先如图11所示，提供多个非易失性存储胞100。如图12所示，非易失性存储胞100包含一基底110、一第一隔离结构120、一半导体层130、一第一掺杂区131、一栅极140、一栅极介电层141、一第二掺杂区 135以及一第二隔离结构150。非目标非易失性存储胞100中的栅极140电性连结字元线 162/163/164其中一条，非目标非易失性存储胞100中的第二掺杂区135电性连接位元线说明书CN 10。

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