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1、(10)申请公布号 CN 102820302 A (43)申请公布日 2012.12.12 C N 1 0 2 8 2 0 3 0 2 A *CN102820302A* (21)申请号 201110154392.3 (22)申请日 2011.06.09 H01L 27/115(2006.01) (71)申请人北京兆易创新科技有限公司 地址 100084 北京市海淀区清华科技园学研 大厦B座301室 (72)发明人龙钢 (74)专利代理机构北京科龙寰宇知识产权代理 有限责任公司 11139 代理人孙皓晨 朱世定 (54) 发明名称 封装的存储芯片、嵌入式设备 (57) 摘要 本发明涉及一种封装的。
2、存储芯片和应用该 存储芯片的嵌入式设备。上述的存储芯片包括： 封装的SPI NOR FLASH和并行PSRAM；SPI NOR FLASH包括时钟输入管脚CLK1和四个输入输出管 脚；并行PSRAM包括时钟输入管脚CLK2、四个以上 的地址输入和数据输入输出管脚；其中，SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任 意四个地址输入和数据输入输出管脚分别相连， CLK1与CLK2相连。利用本发明的技术方案，能减 小封装成的存储芯片的面积。 (51)Int.Cl. 权利要求书2页 说明书8页 附图4页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页。
3、 说明书 8 页 附图 4 页 1/2页 2 1.一种封装的存储芯片，其特征在于，该芯片包括：封装的串行非易失闪存SPI NOR FLASH和并行假静态随机存储器PSRAM；SPI NOR FLASH包括时钟输入管脚CLK1和四个输 入输出管脚；并行PSRAM包括时钟输入管脚CLK2、四个以上的地址输入和数据输入输出管 脚；其中，SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数据输 入输出管脚分别相连，CLK1与CLK2相连。 2.根据权利要求1所述的存储芯片，其特征在于，SPI NOR FLASH的四个输入输出管脚 与并行PSRAM的最低四个比特位的地址输入。
4、和数据输入输出管脚分别相连。 3.根据权利要求2所述的存储芯片，其特征在于，所述SPI NOR FLASH为标准SPI NOR FLASH，其四个输入输出管脚分别为SI、SO、WP#和HOLD#；并行PSRAM的最低四个比特位的 地址输入和数据输入输出管脚分别为ADQ0、ADQ1、ADQ2、ADQ3；其中，SI与ADQ0、SO与ADQ1、 WP#与ADQ2、HOLD#与ADQ3分别相连。 4.根据权利要求2所述的存储芯片，其特征在于，所述SPI NOR FLASH为两通道SPI NOR FLASH，其四个输入输出管脚分别为I/O0、I/O1、WP#和HOLD#；并行PSRAM的最低四个 比特位。
5、的地址输入和数据输入输出管脚分别为ADQ0、ADQ1、ADQ2、ADQ3；其中，I/O0与ADQ0、 I/O1与ADQ1、WP#与ADQ2、HOLD#与ADQ3分别相连。 5.根据权利要求2所述的存储芯片，其特征在于，所述SPI NOR FLASH为四通道SPI NOR FLASH，其四个输入输出管脚分别为I/O0、I/O1、I/O2和I/O3；并行PSRAM的最低四个 比特位的地址输入和数据输入输出管脚分别为ADQ0、ADQ1、ADQ2、ADQ3；其中，I/O0与ADQ0、 I/O1与ADQ1、I/O2与ADQ2、I/O3与ADQ3分别相连。 6.根据权利要求1-5中的任一权利要求所述的存储。
6、芯片，其特征在于，SPI NOR FLASH 和并行PSRAM垂直叠封为所述存储芯片； 或，SPI NOR FLASH和并行PSRAM并列封装为所述存储芯片。 7.根据权利要求1-5中的任一权利要求所述的存储芯片，其特征在于，该存储芯片为 细间距球栅阵列52球封装FBGA-52芯片或细间距球栅阵列48球封装FBGA-48芯片。 8.一种嵌入式设备，其特征在于，该嵌入式设备包括处理芯片和存储芯片； 所述存储芯片为权利要求1所述的封装的存储芯片； 所述处理芯片包括片选管脚、时钟输出管脚CLK和四个以上的输入输出管脚； 所述SPI NOR FLASH和所述并行PSRAM还有各自的片选使能管脚；所述处。
7、理芯片的片 选管脚与所述SPI NOR FLASH的片选使能管脚、所述并行PSRAM的片选使能管脚均相连； 所述CLK1、CLK2相连所形成的所述存储芯片的时钟输入管脚与CLK相连； 所述SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数据输 入输出管脚分别相连，所形成的所述存储芯片的四个输入输出管脚分别与所述处理芯片的 输入输出管脚中的任意四个相连。 9.根据权利要求8所述的嵌入式设备，其特征在于，SPI NOR FLASH的四个输入输出管 脚与并行PSRAM的最低四个比特位的地址输入和数据输入输出管脚分别相连，所形成的所 述存储芯片的四个输入输出管脚分别与所。
8、述处理芯片的最低四个比特位的输入输出管脚 相连。 10.根据权利要求8或9所述的嵌入式设备，其特征在于，SPI NOR FLASH和并行PSRAM 垂直叠封为所述存储芯片； 权 利 要 求 书CN 102820302 A 2/2页 3 或，SPI NOR FLASH和并行PSRAM并列封装为所述存储芯片。 权 利 要 求 书CN 102820302 A 1/8页 4 封装的存储芯片、 嵌入式设备 技术领域 0001 本发明涉及芯片封装技术领域，特别是涉及一种封装的存储芯片及应用该存储芯 片的嵌入式设备。 背景技术 0002 随着各种便携式信息装置对内存特性需求的日益多元化，为了解决单一芯片的集。
9、 成度和功能不够完善的问题，出现了可将数个芯片封装在一处的多芯片封装(Multi Chip Package，MCP)技术，其优点在于能将两至三种不同特性的芯片封装在一起形成一个芯片， 这样就可以减少芯片所占用的空间，提高芯片的集成度和功能完善性。三星电子、现代电 子、英特尔等全球重量级的集成电路厂商近期纷纷看好此型内存市场前景，竞相推出相关 产品。 0003 MCP技术目前主要用于存储器中，以满足手机、电脑、MP3、液晶电视、DVD等电子装 置对存储器的复杂特性需求。 0004 现有的MCP技术主要是将并行非易失闪存(Parallel NOR FLASH)与并行假静态 随机存储器(PSRAM)。
10、封装在一起形成存储芯片。在这种存储芯片中，Parallel NOR FLASH 与并行PSRAM的数据线(或称数据管脚)和地址线(或称地址管脚)都要复用才能正常工 作，以64M比特的Parallel NOR FLASH为例，其有16根数据线和21根地址线，因而封装而 成的存储芯片中复用的地址线和数据线的总数为37根。而利用MCP技术在进行芯片封装 时，要将两个芯片中复用的两根线(或称管脚)通过打线的方式汇聚到一个球上，则上述将 64M比特的Parallel NOR FLASH与并行PSRAM封装而成的存储芯片至少具有37个球。可 见，利用Parallel NOR FLASH与并行PSRAM来进。
11、行芯片封装，球的数量较多，打线难度较 大，这也造成封装而成的存储芯片的面积不能太小。另外，由于Parallel NOR FLASH的面 积比并行PSRAM的面积大得多，这种存储芯片的面积主要由Parallel NOR FLASH来决定， 而由于Parallel NOR FLASH的面积比较大，因此，封装成的存储芯片的面积比较大。 发明内容 0005 本发明所要解决的技术问题是提供一种封装的存储芯片及应用该存储芯片的嵌 入式设备，能减小封装而成的存储芯片的面积。 0006 本发明解决上述技术问题的技术方案如下：一种封装的存储芯片，该芯片包括： 封装的串行非易失闪存SPI NOR FLASH和并行。
12、假静态随机存储器PSRAM；SPI NOR FLASH包 括时钟输入管脚CLK1和四个输入输出管脚；并行PSRAM包括时钟输入管脚CLK2、四个以上 的地址输入和数据输入输出管脚；其中，SPI NOR FLASH的四个输入输出管脚与并行PSRAM 的任意四个地址输入和数据输入输出管脚分别相连，CLK1与CLK2相连。 0007 本发明的有益效果是：本发明中，由于仅将SPI NOR FLASH的时钟输入管脚CLK1 和并行PSRAM的时钟输入管脚CLK2相连，将SPI NOR FLASH的四个输入输出管脚与并行 PSRAM的任意四个地址输入和数据输入输出管脚分别相连，从而实现这些管脚的复用，而两。
13、 说 明 书CN 102820302 A 2/8页 5 个芯片的其他管脚不复用，即可使二者封装而成的存储芯片正常工作，因此，本发明大大减 少了芯片封装需要复用的管脚数量。管脚数量的减少，意味着存储芯片中焊球的数量大大 减少，打线难度也相应地大大降低，封装而成的存储芯片的面积可进一步减小。同时，由于 SPI NOR FLASH的面积也远小于Parallel NOR FLASH，因此，本发明提供的这种封装的存储 芯片的面积也就远小于现有技术中的封装存储芯片。 0008 在上述技术方案的基础上，本发明还可以做如下改进： 0009 进一步，SPI NOR FLASH的四个输入输出管脚与并行PSRAM的。
14、最低四个比特位的 地址输入和数据输入输出管脚分别相连。 0010 进一步，所述SPI NOR FLASH为标准SPI NOR FLASH，其四个输入输出管脚分别为 SI、SO、WP#和HOLD#；并行PSRAM的最低四个比特位的地址输入和数据输入输出管脚分别 为ADQ0、ADQ1、ADQ2、ADQ3；其中，SI与ADQ0、SO与ADQ1、WP#与ADQ2、HOLD#与ADQ3分别 相连。 0011 进一步，所述SPI NOR FLASH为两通道SPI NOR FLASH，其四个输入输出管脚分别 为I/O0、I/O1、WP#和HOLD#；并行PSRAM的最低四个比特位的地址输入和数据输入输出管 。
15、脚分别为ADQ0、ADQ1、ADQ2、ADQ3；其中，I/O0与ADQ0、I/O1与ADQ1、WP#与ADQ2、HOLD#与 ADQ3分别相连。 0012 进一步，所述SPI NOR FLASH为四通道SPI NOR FLASH，其四个输入输出管脚分别 为I/O0、I/O1、I/O2和I/O3；并行PSRAM的最低四个比特位的地址输入和数据输入输出管 脚分别为ADQ0、ADQ1、ADQ2、ADQ3；其中，I/O0与ADQ0、I/O1与ADQ1、I/O2与ADQ2、I/O3与 ADQ3分别相连。 0013 进一步，SPI NOR FLASH和并行PSRAM垂直叠封为所述存储芯片； 0014 或，。
16、SPI NOR FLASH和并行PSRAM并列封装为所述存储芯片。 0015 进一步，该存储芯片为细间距球栅阵列52球封装FBGA-52芯片或细间距球栅阵列 48球封装FBGA-48芯片。 0016 本发明还提供了一种应用上述的存储芯片的嵌入式设备，该嵌入式设备包括处理 芯片和存储芯片； 0017 所述存储芯片为权利要求1所述的封装的存储芯片； 0018 所述处理芯片包括片选管脚、时钟输出管脚CLK和四个以上的输入输出管脚； 0019 所述SPI NOR FLASH和所述并行PSRAM还有各自的片选使能管脚；所述处理芯片 的片选管脚与所述SPI NOR FLASH的片选使能管脚、所述并行PSR。
17、AM的片选使能管脚均相 连； 0020 所述CLK1、CLK2相连所形成的所述存储芯片的时钟输入管脚与CLK相连； 0021 所述SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数 据输入输出管脚分别相连，所形成的所述存储芯片的四个输入输出管脚分别与所述处理芯 片的输入输出管脚中的任意四个相连。 0022 进一步，SPI NOR FLASH的四个输入输出管脚与并行PSRAM的最低四个比特位的 地址输入和数据输入输出管脚分别相连，所形成的所述存储芯片的四个输入输出管脚分别 与所述处理芯片的最低四个比特位的输入输出管脚相连。 0023 进一步，SPI NOR FLA。
18、SH和并行PSRAM垂直叠封为所述存储芯片； 说 明 书CN 102820302 A 3/8页 6 0024 或，SPI NOR FLASH和并行PSRAM并列封装为所述存储芯片。 附图说明 0025 图1为本发明提供的封装的存储芯片的结构图； 0026 图2为本发明提供的各种SPI NOR FLASH与并行PSRAM封装而成的存储芯片的实 施例的结构图； 0027 图3为本发明提供的64M比特的SPI NOR FLASH和32M比特的并行PSRAM封装而 成的FBGA-52芯片的封装结构图； 0028 图4为本发明提供的嵌入式设备的结构图。 具体实施方式 0029 以下结合附图对本发明的原理。
19、和特征进行描述，所举实例只用于解释本发明，并 非用于限定本发明的范围。 0030 图1为本发明提供的封装的存储芯片的结构图。如图1所示，该存储芯片包括： 封装起来的串行非易失闪存(SPI NOR FLASH)和并行假静态随机存储器(PSRAM)；SPI NOR FLASH包括时钟输入管脚(CLK1)和四个输入输出管脚；并行PSRAM包括时钟输入管脚 (CLK2)、四个以上的地址输入和数据输入输出管脚；其中，SPI NOR FLASH的四个输入输出 管脚与并行PSRAM的任意四个的地址输入和数据输入输出管脚分别相连，CLK1与CLK2相 连。 0031 这里，SPI NOR FLASH是串行的非。
20、易失闪存，其管脚数量要比现有技术中所用的 Parallel NOR FLASH少得多，因此，其面积也比Parallel NOR FLASH要小很多。 0032 如图1所示，SPI NOR FLASH具有4个输入输出管脚，这些输入输出管脚可为SPI NOR FLASH输入和输出数据的管脚，每个管脚对应于输入和输出其存储的数据的一个比特 位，图1中第1位的输入输出管脚与最高比特位对应，第2位输入输出管脚与次高比特位对 应，依此类推，第3、4位输入输出管脚分别与次低比特位和最低比特位对应。 0033 SPI NOR FLASH的时钟输入管脚CLK1为该芯片的时钟输入端。 0034 本发明所用的并行P。
21、SRAM具有n个地址输入和数据输入输出管脚，这里的n不小 于4。值得指出的是，并行PSRAM的地址输入和数据输入输出管脚可以作为该芯片的地址输 入管脚，以供向并行PSRAM输入地址，还可以作为其输入和输出数据的管脚，供并行PSRAM 输入和输出数据。并行PSRAM的各地址输入和数据输入输出管脚均与并行PSRAM的地址或 数据的一个比特位相对应，例如，图1所示的第1位地址输入和数据输入输出管脚与其地址 或数据的最高比特位对应，第2位地址输入和数据输入输出管脚与次高比特位对应，依此 类推，第n位地址输入和数据输入输出管脚与最低比特位对应。 0035 另外，并行PSRAM的时钟输入管脚CLK2为该芯。
22、片的时钟输入端。 0036 本发明中，将CLK1与CLK2相连，意味着对二者进行了复用，这样，CLK1管脚与 CLK2管脚各通过一条打线与一个球相连。 0037 同样，本发明中，将SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个 地址输入和数据输入输出管脚分别相连，意味着对这些管脚也实现了复用，这样，相连的两 个管脚各通过一条打线与一个球相连，这仅需要四个球即可实现。值的指出的是，本发明中 说 明 书CN 102820302 A 4/8页 7 所述的球，均指的是封装的存储芯片上的焊球。 0038 上述与SPI NOR FLASH四个输入输出管脚分别相连的并行PSRAM的地。
23、址输入和数 据输入输出管脚是其任意四个地址输入和数据输入输出管脚，目前比较主流的做法是：将 SPI NOR FLASH的四个输入输出管脚与并行PSRAM的最低四个比特位的地址输入和数据输 入输出管脚(图1中的第n-3位至第n位地址输入和数据输入输出管脚)分别相连。 0039 本发明利用MCP技术，将SPI NOR FLASH和并行PSRAM封装在一个塑料封装外壳 内，所得到的存储芯片是一种一级单封装的芯片，该芯片大大节约了印刷电路板(PCB)的 空间。另外，该存储芯片的复杂性相对较低，无需高气密性和经受严格的机械冲击试验要 求，当需要在有限的PCB面积内采用高密度封装时，可以达到更高的封装密度。
24、。 0040 由此可见，本发明中，由于仅将SPI NOR FLASH的时钟输入管脚CLK1和并行PSRAM 的时钟输入管脚CLK2相连，将SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四 个地址输入和数据输入输出管脚分别相连，从而实现这些管脚的复用，而两个芯片的其他 管脚不复用，即可使二者封装而成的存储芯片正常工作，因此，本发明大大减少了芯片封装 需要复用的管脚数量。管脚数量的减少，意味着存储芯片中焊球的数量大大减少，打线难度 也相应地大大降低，封装而成的存储芯片的面积可进一步减小。同时，由于SPI NOR FLASH 的面积也远小于Parallel NOR FLASH，因。
25、此，本发明提供的这种封装的存储芯片的面积也 就远小于现有技术中的封装存储芯片。 0041 本发明将SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入 和数据输入输出管脚分别相连，在满足芯片封装应用需求的同时，减少了封装得到的存储 芯片的输入输出管脚的数目，因此，该存储芯片在与其他芯片相连时，输入输出管脚的连线 数量较少，从而降低了该存储芯片的应用成本。 0042 SPI NOR FLASH的种类比较多，例如，有标准SPI NOR FLASH，其时钟频率为 120MHz；还有两通道SPI NOR FLASH，其时钟频率为240MHz；还有四通道SPI NOR FLAS。
26、H，其 时钟频率为480MHz。 0043 本发明中的SPI NOR FLASH可以为上述的任一种SPI NOR FLASH。图2为本发明提 供的各种SPI NOR FLASH与并行PSRAM封装而成的存储芯片的实施例的结构图，该实施例 按照当前主流做法，将SPI NOR FLASH的四个输入输出管脚与并行PSRAM的最低四个比特 位的地址输入和数据输入输出管脚分别相连，但这不意味着图2对本发明中SPI NOR FLASH 的输入输出管脚与并行PSRAM的地址输入与数据输入输出管脚之间的连接关系做出限制， 只要SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入与数据。
27、输入输 出管脚分别相连的实施例，均在本发明的保护范围之内。 0044 如图2所示，每种SPI NOR FLASH均有电压输入管脚VCC和电压地端管脚VSS，并 行PSRAM也具有电压输入管脚VCC和电压地端管脚VSS，同时，其还具有数据输入输出电压 管脚VCCQ和数据输入输出地端管脚VSSQ。 0045 图2中，在SPI NOR FLASH为标准SPI NOR FLASH的情况下，其四个输入输出管 脚按照对应的数据比特位由低到高的顺序分别为SI、SO、WP#和HOLD#；并行PSRAM的最低 四个比特位的地址输入和数据输入输出管脚按照对应的数据比特位由低到高的顺序分别 为ADQ0、ADQ1、A。
28、DQ2、ADQ3；其中，SI与ADQ0、SO与ADQ1、WP#与ADQ2、HOLD#与ADQ3分别 相连，即对标准SPI NOR FLASH中的SI、SO、WP#和HOLD#输入输出管脚与并行PSRAM中的 说 明 书CN 102820302 A 5/8页 8 ADQ0、ADQ1、ADQ2、ADQ3地址输入和数据输入输出管脚分别实现了复用，这样形成的存储芯 片的数据传输速度为120Mbits/s。 0046 在SPI NOR FLASH为两通道SPI NOR FLASH的情况下，其四个输入输出管脚按照 对应的数据比特位由低到高的顺序分别为I/O0、I/O1、WP#和HOLD#；并行PSRAM的。
29、最低四 个比特位的地址输入和数据输入输出管脚按照对应的数据比特位由低到高的顺序分别为 ADQ0、ADQ1、ADQ2、ADQ3；其中，I/O0与ADQ0、I/O1与ADQ1、WP#与ADQ2、HOLD#与ADQ3分别 相连，即对两通道SPI NOR FLASH中的I/O0、I/O1、WP#和HOLD#输入输出管脚与并行PSRAM 中的ADQ0、ADQ1、ADQ2、ADQ3地址输入和数据输入输出管脚分别实现了复用，这样形成的存 储芯片的数据传输速度为240Mbits/s。 0047 在SPI NOR FLASH为四通道SPI NOR FLASH的情况下，其四个输入输出管脚按照 对应的数据比特位由低。
30、到高的顺序分别为I/O0、I/O1、I/O2和I/O3；并行PSRAM的最低四 个比特位的地址输入和数据输入输出管脚按照对应的数据比特位由低到高的顺序分别为 ADQ0、ADQ1、ADQ2、ADQ3；其中，I/O0与ADQ0、I/O1与ADQ1、I/O2与ADQ2、I/O3与ADQ3分别 相连，即对四通道SPI NOR FLASH中的I/O0、I/O1、I/O2和I/O3输入输出管脚与并行PSRAM 中的ADQ0、ADQ1、ADQ2、ADQ3地址输入和数据输入输出管脚分别实现了复用，这样形成的存 储芯片的数据传输速度为480Mbits/s。 0048 可见，本发明中的SPI NOR FLASH可。
31、以优选四通道SPI NOR FLASH，这样，封装而成 的存储芯片的数据传输速度可以高达480Mbits/s。 0049 对芯片进行封装的方式很多，例如，有垂直叠封方式，也有并列封装方式，本发明 对SPI NOR FLASH和并行PSRAM的封装方式可以为其中的任一种，即SPI NOR FLASH和并 行PSRAM可以垂直叠封为上述的存储芯片，也可以并列封装为上述的存储芯片。 0050 本发明所提供的由SPI NOR FLASH和并行PSRAM封装而成的存储芯片，可以为细 间距球栅阵列52球封装(FBGA-52)芯片，也可以为细间距球栅阵列48球封装(FBGA-48) 芯片。 0051 这里，。
32、FBGA为Fine-Pitch Ball Grid Array(细间距球栅阵列)的缩写，是一种 在底部有焊球的面阵引脚结构，这种结构可使封装所需的安装面积接近于芯片尺寸，这样， 芯片面积与封装面积之比超过11.14，已经相当接近11的理想情况，本发明提供的封 装而成的存储芯片为FBGA-52芯片或FBGA-48芯片，进一步减小了存储芯片的总面积。利 用这种芯片，可在相同面积内装入更多的芯片，从而增大芯片单位面积的存储容量。 0052 以64M比特的SPI NOR FLASH和32M比特的并行PSRAM封装而成的FBGA-52芯片 为例，其封装结构可以设置如图3所示。图3所示的该芯片具有52个管。
33、脚，分布在6行10 列中，每一行用一个英文字母来编号，每一列用一个数字来编号，例如，第A行第5列(简称 A行5列)的管脚为并行PSRAM的高位字节使能(UB#)管脚。 0053 图3中，SPI NOR FLASH上的CLK1管脚与并行PSRAM上的CLK2管脚相连复用后 形成一个CLK管脚(B行4列)，该管脚作为SPI NOR FLASH和并行PSRAM芯片封装而成的 存储芯片的时钟输入管脚。 0054 图3中共有两个VCCQ管脚，分别位于C行1列和E行8列，这两个VCCQ管脚可以 作为SPI NOR FLASH和并行PSRAM芯片的数据输入输出电压管脚。同样，图3中也有两个 VSSQ管脚，分。
34、别位于C行10列和E行3列，二者也可以作为SPI NOR FLASH和并行PSRAM 说 明 书CN 102820302 A 6/8页 9 芯片的数据输入输出地端管脚使用。另外，B行5列的VCC管脚可作为二者的电压输入管 脚，D行1列的VSS管脚可作为二者的电压地端管脚。 0055 由于本发明将SPI NOR FLASH的四个输入输出管脚(如标准SPI NOR FLASH的 SI、SO、WP#和HOLD#管脚，两通道SPI NOR FLASH的I/O0、I/O1、WP#和HOLD#管脚，四通道 SPI NOR FLASH的I/O0、I/O1、I/O2和I/O3管脚)分别与并行PSRAM的任意四。
35、个比特位的 地址输入和数据输入输出管脚(如最低比特位的四个地址输入和数据输入输出管脚ADQ0、 ADQ1、ADQ2、ADQ3)相连而实现复用，形成了整个存储芯片的四个输入输出管脚，因此，图3 中未出现SPI NOR FLASH中以上管脚的标识，而用与其复用的并行PSRAM中相应管脚的标 识来表示封装成的存储芯片上的相应输入输出管脚。如图3中，并行PSRAM具有16个地址 输入和数据输入输出管脚，ADQ后面的数字越大，其对应的比特位也越高，例如，ADQ0为并 行PSRAM的地址输入和数据输入输出管脚中与最低比特位对应的管脚，而ADQ15则与最高 比特位对应。同样，图3中的ADQ0-ADQ15可以。
36、为并行PSRAM芯片的地址输入管脚，以输入 地址，还可以为其数据输入输出的管脚，用于输入或输出数据。 0056 图3中其他管脚的含义如下表所示。 0057 ADQ4-ADQ15 并行PSRAM地址输入和数据输入输出第4-15位 A16-A20 并行PSRAM地址输入第16-20位 UB# 并行PSRAM高位字节使能 LB# 并行PSRAM低位字节使能 AVD# 并行PSRAM地址有效输入 CRE 并行PSRAM控制寄存器使能 CS# 并行PSRAM片选使能 OE# 并行PSRAM输出使能 WE# 并行PSRAM写使能 CE# SPI NOR FLASH芯片选使能 NC 空 WAIT# 并行PS。
37、RAM数据有效判断 RESET# SPI NOR FLASH复位 CRE 并行PSRAM寄存器控制使能 0058 图3所示的存储芯片的长度和宽度可以均达到6.00毫米，厚度可以达到0.90毫 说 明 书CN 102820302 A 7/8页 10 米，误差均为0.10毫米。该存储芯片长度方向上的球体最大中心距(图3中第1-第10列 方向上，每行第1列的球与第10列的球之间的中心距)为4.50毫米，宽度方向上的球体最 大中心距(图3中第A-第F行方向上，每列第A行与第F行的球之间的中心距)为2.50 毫米，并且，每行和每列相邻的两个球之间的中心距为0.50毫米；每个球的直径为0.30毫 米，误差。
38、为0.05毫米；每个球在存储芯片表面的高度为0.23毫米，误差为0.50毫米。 0059 本发明提供的上述的封装而成的存储芯片可以应用于XIP(execute In Place，芯 片内执行)存储架构，SPI NOR FLASH可存储应用程序，在并行PSRAM中运行该应用程序。 0060 本发明还提供了一种应用上述的封装的存储芯片的嵌入式设备，图4为本发明提 供的嵌入式设备的结构图。如图4所示，该嵌入式设备包括处理芯片和存储芯片，这里的存 储芯片即为上述的封装的存储芯片，该封装的存储芯片包括：封装的串行非易失闪存(SPI NOR FLASH)和并行假静态随机存储器(PSRAM)；SPI NOR。
39、 FLASH包括时钟输入管脚CLK1和 四个输入输出管脚；并行PSRAM包括时钟输入管脚CLK2以及四个以上的地址输入和数据输 入输出管脚；其中，SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入 和数据输入输出管脚分别相连，CLK1与CLK2相连。 0061 处理芯片包括片选管脚、时钟输出管脚CLK和四个以上的输入输出管脚； 0062 SPI NOR FLASH和并行PSRAM还有各自的片选使能管脚；处理芯片的片选管脚与 SPI NOR FLASH的片选使能管脚、并行PSRAM的片选使能管脚均相连； 0063 CLK1、CLK2相连所形成的存储芯片的时钟输入管脚与。
40、CLK相连； 0064 SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数据输 入输出管脚分别相连，所形成的存储芯片的四个输入输出管脚分别与处理芯片的输入输出 管脚中的任意四个相连。 0065 该嵌入式设备中，SPI NOR FLASH的四个输入输出管脚以及并行PSRAM的所有地址 输入和数据输入输出管脚的用途与图1所示的封装的存储芯片中的相应管脚相同，即：SPI NOR FLASH的输入输出管脚为其输入和输出数据的管脚，每个管脚对应于数据的一个比特 位；并行PSRAM的地址输入和数据输入输出管脚为其地址输入管脚和数据输入/输出的管 脚，每个管脚与地址或数据的一。
41、个比特位相对应。该嵌入式设备中的处理芯片的输入输出 管脚为其输出地址、输入/输出数据的管脚，且每个管脚与地址或数据的一个比特位相对 应。 0066 该嵌入式设备中，处理芯片可通过片选管脚和相应芯片的片选使能管脚将片选信 号分别发送到SPI NOR FLASH和并行PSRAM，从而使这两个芯片分别处于工作状态，在选中 SPI NOR FLASH和并行PSRAM之一时，还依次通过CLK及相应芯片的时钟输入管脚(CLK1或 CLK2)将时钟信号输出至该被选中的芯片，使其与处理芯片的时钟同步。 0067 当片选信号选中SPI NOR FLASH而不选中并行PSRAM时，并行PSRAM不工作，处 理芯片。
42、可通过SPI NOR FLASH各比特位的输入输出管脚、自身的输入输出管脚将SPI NOR FLASH所存储的应用程序读出，然后，处理芯片用片选信号选中并行PSRAM而不选中SPI NOR FLASH，则SPI NOR FLASH不工作，处理芯片可将已读出的应用程序以及相应的数据依 次通过自身的各比特位的输入输出管脚、并行PSRAM的各比特位的地址输入和数据输入输 出管脚送入并行PSRAM中进行运算。 0068 上述的SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和 说 明 书CN 102820302 A 10 8/8页 11 数据输入输出管脚的连接关系的主流连。
43、接方式为：SPI NOR FLASH的四个输入输出管脚与 并行PSRAM的最低四个比特位的地址输入和数据输入输出管脚分别相连，则该连接关系所 形成的存储芯片的四个输入输出管脚分别与处理芯片的最低四个比特位的输入输出管脚 相连。与图1相同，图4中SPI NOR FLASH的四个输入输出管脚中，第1-4位依次与数据的最 高到最低比特位相对应，并行PSRAM的n(n不小于4)个地址输入和数据输入输出管脚中， 第1-n位依次与地址或数据的最高到最低比特位相对应，同样，图4中处理芯片的m(m不小 于4)个输入输出管脚中，第1-m位依次与地址或数据的最高到最低比特位对应，则上述的 主流做法对应着SPI N。
44、OR FLASH的第1-4位输入输出管脚分别与并行PSRAM的第(n-3)至 第n位地址输入和数据输入输出管脚相连，所形成的封装的存储芯片的四个输入输出管脚 分别与处理芯片的第(m-3)位至第m位输入输出管脚相连。 0069 上述的SPI NOR FLASH和并行PSRAM的封装方式可以为垂直叠封，即二者垂直 叠封为上述封装的存储芯片。当然，二者也可以采取并列封装方式进行封装，即SPI NOR FLASH和并行PSRAM并列封装为上述封装的存储芯片。 0070 该嵌入式设备由于采用了上述的封装的存储芯片，因而面积要比现有技术小得 多，可更广泛地应用于手机、手提电脑、平板电脑等各种便携式电子装置。
45、以及各种压缩机、 人造板压机等各种工业控制领域。 0071 由此可见，本发明具有以下优点： 0072 (1)本发明中，由于仅将SPI NOR FLASH的时钟输入管脚CLK1和并行PSRAM的时 钟输入管脚CLK2相连，将SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地 址输入和数据输入输出管脚分别相连，从而实现这些管脚的复用，而两个芯片的其他管脚 不复用，即可使二者封装而成的存储芯片正常工作，因此，本发明大大减少了芯片封装需要 复用的管脚数量。管脚数量的减少，意味着存储芯片中焊球的数量大大减少，打线难度也相 应地大大降低，封装而成的存储芯片的面积可进一步减小。同时，由。
46、于SPI NOR FLASH的面 积也远小于Parallel NOR FLASH，因此，本发明提供的这种封装的存储芯片的面积也就远 小于现有技术中的封装存储芯片。 0073 (2)本发明将SPI NOR FLASH的四个输入输出管脚与并行PSRAM的地址输入和数 据输入输出管脚分别相连，在满足芯片封装应用需求的同时，减少了存储芯片的输入输出 管脚的数目，因此，该芯片在与其他芯片相连时，输入输出管脚的连线数量较少，从而降低 了芯片的应用成本。 0074 (3)本发明中的SPI NOR FLASH可以优选四通道SPI NOR FLASH，这样，封装而成 的存储芯片的数据传输速度可以高达480Mbi。
47、ts/s。 0075 (4)本发明提供的存储芯片为FBGA-52芯片或FBGA-48芯片，进一步减小了封装的 存储芯片的总面积。利用这种芯片，可在相同面积内装入更多的芯片，从而增大芯片单位面 积的存储容量。 0076 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。 说 明 书CN 102820302 A 11 1/4页 12 图1 说 明 书 附 图CN 102820302 A 12 2/4页 13 图2 说 明 书 附 图CN 102820302 A 13 3/4页 14 图3 说 明 书 附 图CN 102820302 A 14 4/4页 15 图4 说 明 书 附 图CN 102820302 A 15 。