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1、(10)申请公布号 CN 102779792 A (43)申请公布日 2012.11.14 C N 1 0 2 7 7 9 7 9 2 A *CN102779792A* (21)申请号 201210147813.4 (22)申请日 2012.05.11 13/107,250 2011.05.13 US H01L 23/00(2006.01) H01L 21/78(2006.01) (71)申请人格罗方德半导体公司 地址英属开曼群岛大开曼岛 (72)发明人 F库切梅斯特 M里尔 (74)专利代理机构北京戈程知识产权代理有限 公司 11314 代理人程伟 王锦阳 (54) 发明名称 用于集成电路装。
2、置的晶粒密封件 (57) 摘要 本发明涉及一种用于集成电路装置的晶粒密 封件，揭示一种半导体装置，其具有新颖的减低应 力结构用来力求排除或至少减少半导体晶粒不良 的龟裂或破碎。在一范例中，该装置包含含有半导 电衬底的晶粒，其中该晶粒包含切断面。该装置也 包含定义一周界的第一晶粒密封件，以及至少一 减低应力结构，它至少有一部分位在由该第一晶 粒密封件所定义的周界与该切断面之间，其中该 切断面暴露该减低应力结构的至少一部分。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书5页 附图10页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 5。
3、 页 附图 10 页 1/2页 2 1.一种装置，包括： 包括半导电衬底的晶粒，该晶粒包括切断面； 定义一周界的第一晶粒密封件；以及 至少一减低应力结构，它至少有一部分位于由该第一晶粒密封件所定义的该周界与该 切断面之间，其中该切断面暴露该减低应力结构的至少一部分。 2.根据权利要求1所述的装置，其中该装置还包括位于由该第一晶粒密封件所定义的 该周界内的第二晶粒密封件，以及其中该第一晶粒密封件为一外晶粒密封件。 3.根据权利要求1所述的装置，其中该至少一减低应力结构由位于多个绝缘材料层中 的多条金属线及多个金属插塞构成。 4.根据权利要求1所述的装置，其中该第一晶粒密封件与该至少一减低应力结构。
4、是各 由位于多个绝缘材料层中的多条金属线及多个金属插塞构成，且其中该第一晶粒密封件与 该至少一减低应力结构有相同的组态。 5.根据权利要求1所述的装置，其中该第一晶粒密封件与该至少一减低应力结构是各 由位于多个绝缘材料层中的多条金属线及多个金属插塞构成，且其中该第一晶粒密封件与 该至少一减低应力结构有不同的组态。 6.根据权利要求5所述的装置，其中构成该第一晶粒密封件的至少该等金属线的水平 厚度与构成该至少一减低应力结构的至少该等金属线的水平厚度不同。 7.根据权利要求6所述的装置，其中构成该第一晶粒密封件的至少该等金属线的该水 平厚度小于构成该至少一减低应力结构的至少该等金属线的水平厚度。 。
5、8.一种装置，包括： 包括半导电衬底的晶粒，该晶粒包括切断面； 定义一周界的第一外晶粒密封件； 位于由该第一外晶粒密封件所定义的该周界内的第二内晶粒密封件；以及 至少一减低应力结构，它至少有一部分位于由该第一外晶粒密封件所定义的该周界与 该切断面之间，其中该至少一减低应力结构由位于多个绝缘材料层中的多条金属线及多个 金属插塞构成，且其中该切断面暴露该等金属线的至少一部分。 9.根据权利要求8所述的装置，其中该第一外晶粒密封件也由该等多条金属线及该等 多个金属插塞构成，且其中该第一外晶粒密封件与该至少一减低应力结构有相同的组态。 10.根据权利要求8所述的装置，其中该第一外晶粒密封件与该至少一减。
6、低应力结构 有不同的组态。 11.一种装置，包括： 包括多个晶粒的半导电衬底，其中相邻晶粒用数条切割道分离；以及 延伸越过位于一对相邻晶粒之间的一切割道的至少一减低应力结构，其中该对相邻晶 粒中的每一者包括定义一周界的第一晶粒密封件，且其中该至少一减低应力结构的该至少 一部分位于该对相邻晶粒上的该等第一晶粒密封件之间。 12.根据权利要求11所述的装置，其中该至少一减低应力结构与在该对相邻晶粒中的 每一者上的该第一晶粒密封件接触。 13.根据权利要求11所述的装置，其中该至少一减低应力结构包括多个该减低应力 结构，且其中该等多个减低应力结构中的每一者延伸越过位于该对相邻晶粒之间的一切割 权 利。
7、 要 求 书CN 102779792 A 2/2页 3 道。 14.根据权利要求11所述的装置，其中该至少一减低应力结构是由位于多个绝缘材料 层中的多条金属线及多个金属插塞构成。 15.根据权利要求11所述的装置，其中该第一晶粒密封件与该至少一减低应力结构是 各由位于多个绝缘材料层中的多条金属线及多个金属插塞构成，且其中该第一晶粒密封件 与该至少一减低应力结构有相同的组态。 16.根据权利要求11所述的装置，其中该第一晶粒密封件与该至少一减低应力结构是 各由位于多个绝缘材料层中的多条金属线及多个金属插塞构成，且其中该第一晶粒密封件 与该至少一减低应力结构有不同的组态。 17.一种方法，包括下列。
8、步骤： 装设包括多个晶粒的半导电衬底，其中相邻晶粒用数条切割道分离；以及 形成越过分离两个相邻晶粒的一切割道的至少一减低应力结构，其中该对相邻晶粒中 的每一者包括定义一周界的第一晶粒密封件，以及其中该至少一减低应力结构的该至少一 部分位于该对相邻晶粒上的该等第一晶粒密封件之间。 18.根据权利要求17所述的方法，还包括下列步骤：执行至少一切片操作以分离该等 多个晶粒，其中该等切片操作在该对相邻晶粒之间产生切断面，该减低应力结构的至少一 部分被该切断面暴露。 19.根据权利要求18所述的方法，其中该至少一切片操作包括执行锯断操作或雷射切 割操作中的一者。 20.根据权利要求17所述的方法，其中形。
9、成该至少一减低应力结构的步骤包括在多个 绝缘材料层中形成多条金属线及多个金属插塞。 权 利 要 求 书CN 102779792 A 1/5页 4 用于集成电路装置的晶粒密封件 技术领域 0001 本揭示内容大体有关于精密半导体装置的制造，且更特别的是，有关用于集成电 路装置的新颖晶粒密封件。 背景技术 0002 集成电路装置，例如微处理器、记忆体芯片、特殊应用集成电路等等，一般是用许 多加工操作制造于半导电衬底或晶圆上，例如沉积、蚀刻、热处理，研磨等等，直到装置完 成。单一集成电路装置的制作通常涉及数百万个半导体装置的形成，例如晶体管、电阻器、 电容器及其类似者。制作加工也涉及在多个绝缘材料层。
10、中许多层次导线及插塞的形成使得 电子信号能够传输进出集成电路装置。 0003 图1A为可形成于半导电衬底或晶圆上方的多个晶粒20的简图。晶粒20用通常 彼此垂直的切割道(scribe line)22分离。每个晶粒20包含集成电路装置24(只绘出中 央的晶粒20)。取决于衬底的大小及正被制造的集成电路装置24的大小，在典型的12英吋 直径晶圆上可形成50至3000个晶粒。 0004 最后，在形成集成电路装置24于晶粒20上之后，晶粒20将彼此分离，封装及出 售。通常使用金刚石刀片沿着切割道22切割晶圆以得到单一晶粒20。不过，通常涉及使 用金刚石刀片的锯切(saw cutting)可能导致晶粒2。
11、0的龟裂及破碎，特别是晶粒的边角面 积。雷射也已用来分离晶粒20，有时会结合习用的锯切。不过，雷射切割法还是有点问题， 例如雷射没有完全移除金属从而导致额外的污染而对于集成电路装置24的效能有不利地 影响。使用雷射也导致在切割道22附近热影响区(heat affected zone)或区域的形成， 从而产生至少更多问题的可能性。最后，雷射切割系统的价格为金刚石刀片切割系统2至 3倍以上。 0005 由于形成不同的材料层于晶圆上为形成集成电路装置24的加工的一部分，由晶 粒锯断操作所致的应力可能造成该等材料层龟裂、破碎及/或剥离，特别是在晶粒20的边 角区域(corner region)20A，。
12、从而有可能减少集成电路装置24的寿命或效能。这在更先 进的技术使用低k介电材料(k值小于3.5)或超低k介电材料(k值小于3)于集成电路装 置24以力求减少串扰(cross-talk)、互连电阻电容延迟(interconnect RC delay)、及耗 电量时特别为真。此类低k及超低k材料一般而言更脆弱而且弹性模量小于更传统的介电 材料，例如二氧化硅。一般而言，在封装操作期间更有可能出现龟裂及破碎，在此晶粒20会 经受许多以不同温度执行的加工操作，例如，在覆晶回焊工艺期间、在底填固化期间等等。 0006 通常在晶粒20上形成一或更多晶粒密封件以力求减少与用锯切加工分离晶粒20 有关的反效应。。
13、例如，图示于图1A的中央晶粒20包括示范的第一和第二晶粒密封件26A、 26B，其中第一晶粒密封件26A位在第二晶粒密封件26B内。在第一晶粒密封件26A内形成 集成电路装置24。图1B图示图1A所示的第二晶粒密封件26B的剖视图。图1C图示图1A 所示的第一和第二晶粒密封件26A、26B的剖视图。一般而言，图示于图1A至图1C的示范 晶粒密封件26A、26B由形成于各层绝缘材料30(彼等形成于示范半导电衬底28上方)的 说 明 书CN 102779792 A 2/5页 5 多条金属线32及多个金属插塞34构成。通常在形成第一和第二晶粒密封件26A、26B时， 同时形成集成电路装置24的导线及。
14、插塞。尽管使用此类示范晶粒密封件，晶粒20仍会发 生龟裂及破碎，特别是晶粒20的边角区域20A。 0007 本揭示内容是针对能够避免或至少降低一或更多上述问题的影响的各种方法及 装置。 发明内容 0008 为供基本理解本发明的一些方面，提出以下简化的总结。此总结并非本发明的穷 举式总览。它不是想要确认本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目 的是要以简要的形式提出一些概念作为以下更详细说明的前言。 0009 本揭示内容大体针对一种用于集成电路装置的新颖晶粒密封件。在一范例中，该 装置包括含有半导电衬底的晶粒，其中该晶粒包括一切断面。该装置还包含定义一周界的 第一晶粒密封件，以及至。
15、少一减低应力结构，它至少有一部分位于由该第一晶粒密封件所 定义的周界与该切断面之间，其中该切断面暴露该减低应力结构的至少一部分。 0010 在另一示范范例中，该装置包含含有多个晶粒的半导电衬底，其中相邻晶粒用数 条切割道分离，且延伸越过位在一对相邻晶粒之间的一切割道的至少一减低应力结构。在 此范例中，该对相邻晶粒中的每一者包括定义一周界的第一晶粒密封件，以及该至少一减 低应力结构的部分位于该对相邻晶粒上的该等第一晶粒密封件之间。 0011 本文还揭示一种示范方法，其包括：提供包括多个晶粒的半导电衬底，其中相邻 晶粒用数条切割道分离，以及形成越过分离两个相邻晶粒的一切割道的至少一减低应力结 构。。
16、在此示范方法中，该对相邻晶粒中的每一者具有定义一周界的第一晶粒密封件，以及该 至少一减低应力结构经形成为该至少一减低应力结构有一部分位于在该对相邻晶粒上的 该等第一晶粒密封件之间。 附图说明 0012 参考以下结合附图的说明可了解本揭示内容，附图中类似的组件用类似的组件符 号表示。 0013 图1A至图1C示意地图示有多个示范晶粒密封件的示范现有技术半导体装置；以 及 0014 图2A至图2H图示描述于本文的新颖半导体装置的一示范实施例。 0015 尽管本发明容易做成各种修改及替代形式，但是于此仍以附图为例显示本发明的 特定具体实施例且详述其中的细节。不过，应当了解本文所描述的特定具体实施例并。
17、非用 以限制本发明所揭示的特定形式，反而是，本发明是要涵盖落入依照附上的权利要求所界 定的本发明精神及范畴内的所有修改、等价及替代。 具体实施方式 0016 以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述 实际具体实作的所有特征。当然，应了解的，在开发任一此类的实际具体实施例时，必需做 许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及与商务有 说 明 书CN 102779792 A 3/5页 6 关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解的，此类开发即复杂又 花时间，决不是本领域一般技术人员在阅读本揭示内容后即可实作的例行工作。 。
18、0017 此时以参照附图来描述本发明。示意地图示于附图的各种结构、系统及装置仅供 解释以及避免本领域技术人员所习知的细节混淆本发明。尽管如此，仍纳入附图用来描述 及解释本揭示内容的示范实施例。应使用与相关领域技术人员所熟悉的意思一致的方式理 解及解释用于本文的字汇及片语。本文没有特别定义的术语或片语(亦即，与本领域技术 人员所理解的普通惯用意思不同定义)是想要用术语或片语的一致用法来暗示。在这个意 义上，希望术语或片语具有特定的意思时(亦即，不同于本领域技术人员所理解的意思)， 则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或片语 的特定定义。 0018 本揭示内容提供。
19、可用来形成晶粒密封件于各种集成电路上的技术。本领域技术人 员在完全阅读本申请案后会明白，本发明方法可应用于各式各样的技术，以及容易应用于 各种装置，包括但不受限于：逻辑装置、记忆体装置、微处理器等等。参考图2A至图2H，此 时会更详细地描述其它的示范具体实施例，其中如有必要，也可参考图1A至图1C。如果相 同的组件符号在图2A至图2H用来描述某一结构，先前所提供的说明也适用于图2A至图2H 所示装置的描述。 0019 图2A图示用切割道22分离的多个晶粒20。晶粒20是形成于半导电衬底(未图 示于图2A至图2H)上方。在一示范具体实施例中，该半导电衬底可为由块硅、埋藏绝缘层 (常被称作“BOX。
20、”层)及主动层所构成的绝缘体上硅(SOI)衬底，也可为硅材料。当然，本 发明也可用于以下情形：衬底由半导电材料制成而不是硅及/或它可处于另一形式，例如 块硅组态。因此，应了解术语衬底或半导体衬底涵盖所有形式的半导体结构。 0020 图2A也示意地图示预定分割线(intended cut line)38用于进一步地切割加工 以完成分离晶粒20。为求图示清楚，预定分割线38未显示于后续附图。用来分离晶粒20 的切割加工可为任何类型，例如，锯切或雷射切割加工，或两者的组合。各种集成电路装置 24(未图示于图2A至图2H)类型的任一可形成于晶粒20上。图2A也图示示范外晶粒密封 环40以及形成于由外晶。
21、粒密封环40所界定的周界里面的示范内晶粒密封环42。在图示于 图2A的示范具体实施例中，内晶粒密封环42有倒角42A，同时示范外晶粒密封环40具有实 质矩形或方形的边角组态40A。本领域技术人员在完全阅读本申请案后会将明白，揭示于本 文中的示范密封环40、42的数目、大小及组态可随着特定应用而改变。例如，外和内晶粒密 封环40、42可由多条金属线及多个插塞组成，这与图1B、图1C所示的类似。外和内晶粒密 封环40、42的总垂直高度也可随着特定应用而改变，例如，它们可具有由半导体装置24的 第一个延伸至最后一个金属化层的高度。密封环在晶粒20上的数目也可改变。例如，在一 些具体实施例中，晶粒20。
22、不包含内晶粒密封环42。另外，尽管图示于附图的示范外晶粒密 封环40有实质矩形或方形的整体组态，在所有的情形下不需要此一组态，以及此类示范组 态不应被视为本发明的限制。 0021 图2A也图示多个减低应力结构50，在图示于图2A的示范实施例中，其延伸越过在 相邻晶粒20之间的切割道22。实际上，减低应力特征50为用来减少或阻止晶粒20的龟 裂及破碎的结构，例如，在晶粒20的边角区域。因此，片语“减低应力特征”只是揭示于本 文的各种结构的简称。更特别的是，减低应力结构50由第一晶粒20上的外晶粒密封件40 说 明 书CN 102779792 A 4/5页 7 所定义的外周界延伸至第二晶粒20上所。
23、外晶粒密封件所定义的外周界。不过，在所有应用 中，减低应力结构50与各个晶粒20上的一或更多外晶粒密封件40之间的接触可能需要或 不需要。 0022 图2B至图2F图示描述于此的减低应力结构50的各种示范组态及位置。例如，在 图2B中，在由图2A所示的减低应力结构50所定义的周界内的切割道22中形成多个倒角 减低应力结构50A。不过，在所有应用中，减低应力结构50A与一或更多减低应力结构50之 间的接触可能不需要。 0023 图2C图示一示范范例，其中形成由第一晶粒20上的外晶粒密封件40所定义的外 周界延伸至第二晶粒20上的外晶粒密封件40所定义的外周界的多个减低应力结构50。不 过，如前述。
24、，在所有应用中，减低应力结构50与各个晶粒20上的一或更多外晶粒密封件40 之间的实际接触可能不需要。而且，在所有应用中，图2C所示的相邻减低应力结构50之间 是不需要存在大体平行的关系。 0024 图2D图示一示范范例，其中在由图2D所示相交的最里面减低应力结构50所定义 的周界内部的切割道22中形成多个倒角减低应力结构50A。不过，如前述，在所有应用中， 倒角减低应力结构50A与一或更多减低应力结构50之间的接触可能不需要。 0025 图2E图示一示范范例，其中在衬底的切割道22中形成多个边角形减低应力结构 50B。在此范例中，边角形减低应力结构50B已加到图示于图2A的结构。如图示，边角。
25、形减 低应力结构50B延伸越过一对减低应力结构50。在一特定范例中，边角形减低应力结构50B 被组态成与外晶粒密封件40的边角区域40A的组态类似。如前述，在所有应用中，边角形 减低应力结构50B与一或更多减低应力结构50之间的接触可能不需要。 0026 图2F图示一示范范例，其中多个边角形减低应力结构50B已加到图示于图2A的 结构。在此示范具体实施例中，边角形减低应力结构50B的每一支脚延伸越过该等减低应 力结构50中的一个并且抵顶或接触另一个减低应力结构50。在此范例中，边角形减低应 力结构50B的组态也与外晶粒密封件40的边角区域40A的组态类似。如前述，在所有应用 中，边角形减低应力。
26、结构50B与一或更多减低应力结构50之间的接触可能不需要。 0027 图示于本文的示范减低应力结构50、50A及/或50B的个体或各个组合，倾向减少 至少在晶粒20上的外晶粒密封件40的边角区域40A外的紧邻面积中出现的应力，从而倾 向减少龟裂传播到晶粒20内部的机会。一般而言，减低应力结构50、50A及/或50B的大 小及/或组态可与定义外晶粒密封件40及/或内晶粒密封件42的结构的大小及组态相同 或不同。例如，如图2A所示，若由上俯视，在由外晶粒密封件40所定义的周界外部的一或 更多减低应力结构50的厚度50T可与用来定义外晶粒密封件40的结构的厚度40T相同。 作为一特定示范范例，厚度4。
27、0T可约在3至30微米(m)之间，而厚度50T可约在3至30 微米之间。在其它范例中，若需要，厚度40T和50T可不同，例如，厚度50T可大于厚度40T。 作为另一范例，边角形减低应力结构50B的厚度可与减低应力结构50的厚度50T相同或不 同。在有些情形下，可同时制造减低应力结构50、50A及/或50B和定义外晶粒密封件40 及/或内晶粒密封件42的结构。在其它情况中，减低应力结构50、50A及/或50B的制造 可与定义外晶粒密封件40及/或内晶粒密封件42的结构的制造完全无关。在一特别示范 实施例中，减低应力结构50、50A及50B各有与定义外晶粒密封件40及/或内晶粒密封件 42的结构相。
28、同的大小及组态，以及延伸超过由外晶粒密封件40定义的周界的减低应力结 说 明 书CN 102779792 A 5/5页 8 构50、50A及50B为定义外晶粒密封件40的结构的延伸部。 0028 图2G图示在通过沿着图2A所示的分割线38执行例如锯切操作而与晶圆上的另 一晶粒分离后的示范个别晶粒20。在此特殊范例中，晶粒20包含外和内晶粒密封件40、42 以及有如图2C所示组态的多个减低应力结构50。图2G也图示一示范半导体装置24(以虚 线显示)。图2H为图2G所示的晶粒20的侧视图。由图2H可见，减低应力结构50是由形 成于各个绝缘材料30层的多个互连金属线32及金属插塞34形成。重要的是。
29、，部分减低应 力结构50落在晶粒20的切断面39(由沿着分割线38的切割所定义)中或被它暴露。通 过执行一或更多切片操作(dicing operation)可定义切断面39，例如锯切操作或雷射切 割操作，或两者的组合，以分离该多个晶粒20。在图示于图2H的范例中，切断面39延伸穿 过示范金属线32及金属插塞34。不过，取决于分割线38相对于金属插塞34的位置的位 置，切断面可能只包含或暴露减低应力结构50的金属线部分32。通过在晶粒20上装设一 或更多减低应力结构50、50A及/或50B或彼等的组合于超出由外晶粒密封件40所定义的 周界的面积或区域中，但是在一具体实施例中，延伸至晶粒20的切断。
30、面39，而使构成位在 晶粒20上的半导体装置24的各层龟裂及/或破碎。 0029 以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本 文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成 以上所提出的加工步骤。此外，除非在以下权利要求有提及，不希望本发明受限于本文所示 的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类 变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出以下的权利要求寻求保护。 说 明 书CN 102779792 A 1/10页 9 图1A 说 明 书 附 图CN 102779792 A 2/10页。
31、 10 说 明 书 附 图CN 102779792 A 10 3/10页 11 图2A 说 明 书 附 图CN 102779792 A 11 4/10页 12 图2B 说 明 书 附 图CN 102779792 A 12 5/10页 13 图2C 说 明 书 附 图CN 102779792 A 13 6/10页 14 图2D 说 明 书 附 图CN 102779792 A 14 7/10页 15 图2E 说 明 书 附 图CN 102779792 A 15 8/10页 16 图2F 说 明 书 附 图CN 102779792 A 16 9/10页 17 图2G 说 明 书 附 图CN 102779792 A 17 10/10页 18 图2H 说 明 书 附 图CN 102779792 A 18 。