具有忆阻存储器的设备.pdf

摘要
申请专利号：	CN201080065394.9	申请日：	2010.03.12
公开号：	CN102782849A	公开日：	2012.11.14
当前法律状态：	授权	有效性：	有权
法律详情：	专利权的转移IPC(主分类):H01L 27/115登记生效日:20170105变更事项:专利权人变更前权利人:惠普发展公司，有限责任合伙企业变更后权利人:慧与发展有限责任合伙企业变更事项:地址变更前权利人:美国德克萨斯州变更后权利人:美国德克萨斯州\|\|\|授权\|\|\|实质审查的生效IPC(主分类):H01L 27/115申请日:20100312\|\|\|公开
IPC分类号：	H01L27/115; H01L21/8247; G11C16/00	主分类号：	H01L27/115
申请人：	惠普发展公司，有限责任合伙企业
发明人：	M.D.皮克特; J.杨; G.M.里韦罗
地址：	美国德克萨斯州
优先权：
专利代理机构：	中国专利代理(香港)有限公司 72001	代理人：	马红梅;卢江
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内容摘要

一种设备（10）可以包括半导体层部分（25）和被设置在半导体层部分（25）上方的存储器层部分（45）。半导体层部分（25）可以包括处理器（12；412）和输入/输出块（16；416），并且存储器层部分（45）可以包括忆阻存储器（14；300）。一种形成该设备（10）的方法以及包括该设备（10）的装置（600）也被公开。其他实施例被描述以及被要求保护。

权利要求书

1：一种设备（10），包括：半导体层部分（25），其包括处理器（12 ； 412）和输入 / 输出块（16 ； 416）；以及存储器层部分（45），其被设置在所述半导体层部分（25）上方并且包括忆阻存储器（14 ； 300）。2：根据权利要求 1 所述的设备，进一步包括：用于在处理器（12 ； 412）、输入 / 输出块（16 ； 416）以及存储器层部分（45）之间进行通信的总线（18 ； 418）。3：根据权利要求 2 所述的设备，其中半导体层部分（25）进一步包括与总线（18 ； 418）进行通信的易失性存储器块（22 ； 422）。4：根据权利要求 1 所述的设备，进一步包括：通孔阵列部分（35），其被设置在半导体层部分（25）和存储器层部分（45）之间。5：根据权利要求 4 所述的设备，进一步包括：用于在处理器（12 ； 412）、输入 / 输出块（16 ； 416）以及存储器层部分（45）之间进行通信的总线（18 ； 418），其中总线（18 ； 418）包括所述通孔阵列部分（35）的至少一部分。6：根据权利要求 1 所述的设备，其中所述输入 / 输出块（16 ； 416）与外部装置进行通信。7：一种方法，包括：形成半导体层部分（25）以包括处理器（12 ； 412）和输入 / 输出块（16 ； 416）；以及在所述半导体层部分（25）上方形成存储器层部分（45），所述存储器层部分（45）包括忆阻存储器（14 ； 300）。8：根据权利要求 7 所述的方法，进一步包括：在半导体层部分（25）和存储器层部分（45）之间形成通孔阵列部分（35）。9：根据权利要求 7 所述的方法，其中，存储器层部分（45）包括至少两个存储器层。10：根据权利要求 9 所述的方法，进一步包括：在存储器层部分（45）内形成通孔以及互连。11：一种装置（600），包括：集成电路（10）；以及连接，其中所述集成电路（10）包括：被设置在半导体层部分（25）内的处理器（12 ； 412）以及输入 / 输出块（16 ； 416），所述输入 / 输出块（16 ； 416）与所述连接进行通信；以及忆阻存储器阵列（14 ； 300），其被设置在所述半导体层部分（25）上方的第二层部分（45）内。12：根据权利要求 11 所述的装置，进一步包括：用于在处理器（12 ； 412）、输入 / 输出块（16 ； 416）以及忆阻存储器阵列（14 ； 300）之间进行通信的总线（18 ； 418）。13：根据权利要求 11 所述的装置，进一步包括：通孔阵列（35），其被设置在半导体层部分（25）和第二层部分（45）之间的第三层部分内。14：根据权利要求 11 所述的装置，其中所述连接可以是有线的（40）或天线（24）。15：根据权利要求 11 所述的装置，其中所述输入 / 输出块（16 ； 416）经由所述连接与传感器（650）进行通信。

说明书

具有忆阻存储器的设备
     政府利益的声明采用政府支持获得了本发明。政府拥有该发明中的某些权利。背景技术
     忆阻器是表现出可变电阻的基本的、双端电路元件。其电阻是流过设备的电荷的方向和数量的函数。当电荷的流动停止时，该忆阻器记得它所具有的最后的电阻，从而使得当电荷再次开始流动时，电路的电阻是当它最后活动时它曾经是的电阻。在其它用途之中，忆阻器可以用于非易失性随机存取存储器（NVRAM）阵列中。附图说明
     图 1 是根据本发明的实施例的集成电路设备的概念性图示；图 2 是根据本发明的实施例的集成电路设备的截面的概念性图示 ; 图 3 是根据本发明的实施例的交叉存储器阵列的概念性图示；图 4 是根据本发明的实施例的制造集成电路设备的方法的概念性图示；图 5 是根据本发明的实施例的制造集成电路设备的方法的流程图；以及图 6 是根据本发明的实施例的装置的概念性图示；在认为适当的情况下，可以在各图中重复附图标记以指示对应的或类似的元件。此外，在各图中描绘的块中的某些可以被结合为单个功能。具体实施方式
     在以下详细描述中，许多特定细节被阐述以便提供对本发明的实施例的透彻理解。然而，本领域的普通技术人员将理解的是，本发明的实施例可以在没有这些特定细节的情况下实现。在其它的实例中，公知的方法、程序、部件和电路并未被详细地描述以免使本发明模糊。
     芯片（或 SoC）上系统将电子系统的部件集成到单个集成电路上。芯片上系统可以包括一个或多个处理器，以及输入 / 输出块和存储器。
     现在对图 1 进行参考，其是根据本发明的实施例的集成电路设备 10 的概念性图示。该设备可以包括 SoC 并且被制作为包括处理器 12、忆阻存储器 14、通信输入 / 输出（I/ O） 16、总线 18 和存储器 22 的单个管芯（die）。包含在集成电路设备 10 中的块被用作可以用于作为本发明的实施例的集成电路设备中的块的示例；不是每个集成电路设备 10 需要包含所有以上块，并且可替换地，可以具有更多的块。采用此类块，集成电路设备 10 可以用于许多装置中，包括蜂窝式和移动电话、便携式数字助理（PDA）、传感设备和系统、小型计算机（例如，上网本）、和其中可能期望较小尺寸并且较低功率消耗的其它设备。当被容纳在这样的装置内时，集成电路设备 10 可以诸如通过使用处理器 12 和通信 I/O 16 经由连接 40 和 / 或天线 24 以发送和 / 或接收信号（包括数据）来与根据本发明的实施例的其它装置和其它有线和无线设备进行通信。忆阻存储器 14 可以是由忆阻器制成的非易失性存储器。存储器 22 可以是计算机或处理器可读介质或计算机或处理器存储介质，诸如，例如， RAM（例如， DRAM 或 SRAM）、 ROM 或闪速存储器。存储器 22 可以是易失性或非易失性或该二者的组合，并且虽然在图 1 中其被示为单个块，但是可以被实现为多个块。存储器 22 还可以被用于存储软件指令。总线 18 可以被用来在处理器 12、忆阻存储器 14、通信 I/O16、和存储器 22 之间和之中传送数据。通信 I/O 16 可以被用来与不是在集成设备 10 上的外部装置（诸如移动设备、 PDA、计算机、电话、存储设备或显示器或监视器等）通信，并且可以包括 USB、以太网、 Wi-Fi 或其它通信协议连接。
     现在对图 2 进行参考，其是集成电路设备 10 的示意性截面的概念性图示。集成电路设备 10 可以包括若干部分，包括 CMOS 层部分 25 和忆阻存储器层部分 45。在这些部分之间可以是通孔阵列部分 35。部分 25、 35 和 45 中的每个可以包括一个或多个层或阵列。通孔阵列部分 35 可以被用来互连 CMOS 层部分 25 和忆阻存储器层部分 45。通孔阵列部分 35 可以包括除了通孔之外的金属化。CMOS 层部分 25 可以包括晶体管和其它构成 SoC 的块的 CMOS 半导体设备。如针对图 1 描述的那样，这样的 SoC 块可以包括处理器 12、通信输入 / 输出（I/O） 16、和存储器 22。因为总线 18 允许不同的块与彼此进行通信，所以可以通过所有三个部分 25、 35、 45 实现总线 18。
     忆阻存储器层部分 45 可以包括通过通孔阵列部分 35 被连接到 CMOS 层部分 25 的忆阻存储器的一个或多个层。每个忆阻存储器层可以被布置为在图 3 中示出的交叉阵列 300，其可以包括在一个方向上定向的平行带或线 310 以及在第二方向上定向的平行带或线 320 （其方向不需要是垂直的）。在线 310 和 320 的端部可以是通孔 312 和 322，其被用来将交叉阵列 300 连接到通孔阵列部分 35 和 CMOS 层部分 25。在 2009 年 6 月 12 日提交的、标题为 “Hierarchical On-Chip Memory” 的共同拥有的专利申请序列号 PCT/US09/47253 中示出并描述了交叉阵列的其它示例，因此其公开内容通过引用而被并入。当包括多于一层时，通孔和互连可以出现在每层中以及每层之间。如例如在 2010 年 1 月 29 日提交的、标题为 “Interconnection Architecture for Multilayer Circuits” 的共同拥有的美国专利申请序列号 12/696,361 （因此其公开内容通过引用而被并入）中所公开的那样，忆阻存储器层部分 45 的其它布置是可能的。本文中公开的布置还包括交叉阵列，以及格罗夫（Grove）结构和丛状物（Thicket）结构。如在那个申请中所公开的那样，可以使用大弯（Big Bend）、完全压扁的大弯（Fully-squashed Big Bend）以及部分压扁的大弯（partially-squashed Big Bend）布线方案以及交错的、循环移位的、环绕的、复制或重复的通孔阵列来互连该忆阻存储器层。虽然在该实施例中叫做 “忆阻存储器层部分 45” ，但是该部分 45 还可以包括不充当存储器的忆阻设备，并且可以包括不是忆阻的其它设备。
     因此，图 2 的集成电路设备 10 的描绘在包括 SoC 块的 CMOS 层部分 25 可以通常出现在堆叠的结构的底部这方面意图是概念性的，并且忆阻存储器层部分 45 可以通常出现在 CMOS 层部分 25 上。如在先前引用的专利申请序列号 PCT/US09/47253 中所公开的那样，虽然在某些实施例中每个忆阻层可以具有与其相关联的通孔阵列或布线层，但是在存储器层部分 45 和 CMOS 层部分 25 之间可以是通孔阵列部分 35，并且因此可以不实现单独的通孔阵列部分。
     将忆阻存储器放置在 CMOS 层上方（而不是在相同平面内）允许该存储器被跨越该管芯分布，其可以导致某些存储单元被定位于接近它们相关的位于 CMOS 层内的 SoC 块，并且比在 2D 结构中更接近。例如，由处理器 12 常常访问的忆阻存储器可以被直接地放置在该处理器上方，并且由 I/O 16 常常访问的忆阻存储器可以被直接地放置在 I/O 块上方。以这样的方式定位存储器可以节省宝贵的存储器访问时间。在几十微米的 2D 结构中块和存储器之间的距离可以被几十纳米的 3D 结构中的距离替代，潜在地使访问时间加快了两到三个数量级。
     此外，使用忆阻存储器可以导致出于多个原因的功率节省。因为点 A 到点 B 的数据传送是处理器和 SoC 中的能耗中的大部分能耗的原因，所以将非易失性存储器定位在附近大大地降低了这样的消耗。同样地，忆阻存储器比其它类型的存储器消耗更少的每比特能量。
     将忆阻存储器放置在 CMOS 层上方还避免使用在之前结构中使用的晶片键合，其可能是昂贵的，并且导致降低的产量。此外，将忆阻存储器放置在 CMOS 层上方（而不是在相同平面内）可以改善热管理。在 2D 结构中，可以将存储器紧密地放置在一起以节省管芯空间。在 3D 结构中，如果 CMOS 层上的 SoC 块（处理器、 I/O、其它存储器）的尺寸规定了管芯的尺寸，那么考虑到更好的热耗散，忆阻存储器层上的存储器可以不必被同样紧密地间隔。替换地，如果 CMOS 层上的 SoC 块的尺寸规定了管芯的尺寸，那么相比可能在 2D 结构中可用的其它方式而言，更多的忆阻存储器可以被制造，并且可以增加存储器密度。此外，甚至在先前引用的美国专利申请序列号 12/696， 361 中被描述为增加设备的平面覆盖区（planar footprint）的环绕布线方案中的某些仍可以具有超过 2D 结构的空间、速度以及功率优点。还可以实现其它或不同的好处。
     现在对图 4 和 5 进行参考，其是根据本发明的实施例的制造集成电路设备 10 的方法的流程图和概念性图示。通常，在操作 510 中，可以首先在硅衬底上形成 CMOS 层部分 25。该部分可以包含包括处理器 412、通信 I/O 416 和其它存储器 422 的晶体管，以及形成总线 418 的互连。在操作 520 中，可以在 CMOS 层部分 25 上方形成通孔阵列部分 35。在操作 530 中，然后可以在通孔阵列部分 35 上方形成忆阻存储器层部分 45，如所讨论的那样，其还可以包括通孔和其它互连以连接到 CMOS 层部分 25 上的 SoC 块。可以设计该通孔和互连从而使得忆阻存储器被跨越芯片的整个表面分布，并且提供用于每个 SoC 块和 / 或子块的局部非易失性存储器。可以使用每层中的一个或多个交叉阵列 300 形成忆阻存储器层部分 45。使用上面讨论的多层交叉阵列以及各种布线方案形成忆阻存储器层部分 45 的某些方法在先前引用的美国专利申请序列号 12/696,361 中公开。
     现在对图 6 进行参考，其是根据本发明的实施例的装置 600 的概念性图示。装置 600 可以是无线设备，诸如蜂窝式或移动电话、便携式数字助理（PDA）、或小型计算机，例如，或非无线设备。装置 600（其可以包括显示器 626）可以使用集成电路设备 10 来与外部装置（诸如移动设备、 PDA、计算机、电话、存储设备或显示器或监视器等）进行通信（无线地或经由线）。这些通信中的某些可以使用天线 24 和 / 或连接 40，其被连接到集成电路设备 10 中的通信 I/O 16。使用装置 600 中的集成电路设备 10 的优点是增加了存储量和 / 或减少了功率使用和热耗散。其它实施例可以包括被连接到通信 I/O 16 的传感器 650。在那样的情况下，传感器 650 可以被用来感测大气中的现象，并且将该感测发送到集成电路设备 10，其可以处理该感测并且经由通信 I/O 16 和天线 24 和 / 或连接 40 将它们输出到其它外部装置。虽然装置 600 在图 6 中被描绘为具有传感器的无线装置，但是更通常的是，装置
     600 可以是具有或不具有传感器的无线装置、或具有或不具有传感器的非无线装置。
     上述讨论意图是说明本发明的原理和各种实施例。一旦上述公开内容被充分地理解，许多变化和修改将对于本领域的技术人员而言变得显而易见。意图是以下权利要求被解释成包含所有这样的变化和修改。

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1、(10)申请公布号 CN 102782849 A (43)申请公布日 2012.11.14 C N 1 0 2 7 8 2 8 4 9 A *CN102782849A* (21)申请号 201080065394.9 (22)申请日 2010.03.12 H01L 27/115(2006.01) H01L 21/8247(2006.01) G11C 16/00(2006.01) (71)申请人惠普发展公司，有限责任合伙企业地址美国德克萨斯州 (72)发明人 M.D.皮克特 J.杨 G.M.里韦罗 (74)专利代理机构中国专利代理(香港)有限公司 72001 代理人马红梅卢江 (54) 发明。

2、名称具有忆阻存储器的设备 (57) 摘要一种设备（10）可以包括半导体层部分（25）和被设置在半导体层部分（25）上方的存储器层部分（45）。半导体层部分（25）可以包括处理器（12；412）和输入/输出块（16；416），并且存储器层部分（45）可以包括忆阻存储器（14；300）。一种形成该设备（10）的方法以及包括该设备（10）的装置（600）也被公开。其他实施例被描述以及被要求保护。 (85)PCT申请进入国家阶段日 2012.09.12 (86)PCT申请的申请数据 PCT/US2010/027129 2010.03.12 (87)PCT申请的公布数据 WO2011/。

3、112197 EN 2011.09.15 (51)Int.Cl. 权利要求书1页说明书4页附图5页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 1 页说明书 4 页附图 5 页 1/1页 2 1.一种设备（10），包括：半导体层部分（25），其包括处理器（12；412）和输入/输出块（16；416）；以及存储器层部分（45），其被设置在所述半导体层部分（25）上方并且包括忆阻存储器（14；300）。 2.根据权利要求1所述的设备，进一步包括：用于在处理器（12；412）、输入/输出块（16；416）以及存储器层部分（45）之间进行通信的总线（18；4。

4、18）。 3.根据权利要求2所述的设备，其中半导体层部分（25）进一步包括与总线（18；418）进行通信的易失性存储器块（22；422）。 4.根据权利要求1所述的设备，进一步包括：通孔阵列部分（35），其被设置在半导体层部分（25）和存储器层部分（45）之间。 5.根据权利要求4所述的设备，进一步包括：用于在处理器（12；412）、输入/输出块（16；416）以及存储器层部分（45）之间进行通信的总线（18；418），其中总线（18；418）包括所述通孔阵列部分（35）的至少一部分。 6.根据权利要求1所述的设备，其中所述输入/输出块（16；416）与外部装置进行通信。 7.一种方。

5、法，包括：形成半导体层部分（25）以包括处理器（12；412）和输入/输出块（16；416）；以及在所述半导体层部分（25）上方形成存储器层部分（45），所述存储器层部分（45）包括忆阻存储器（14；300）。 8.根据权利要求7所述的方法，进一步包括：在半导体层部分（25）和存储器层部分（45）之间形成通孔阵列部分（35）。 9.根据权利要求7所述的方法，其中，存储器层部分（45）包括至少两个存储器层。 10.根据权利要求9所述的方法，进一步包括：在存储器层部分（45）内形成通孔以及互连。 11.一种装置（600），包括：集成电路（10）；以及连接，其中所述集成电路（10）包。

6、括：被设置在半导体层部分（25）内的处理器（12；412）以及输入/输出块（16；416），所述输入/输出块（16；416）与所述连接进行通信；以及忆阻存储器阵列（14；300），其被设置在所述半导体层部分（25）上方的第二层部分（45）内。 12.根据权利要求11所述的装置，进一步包括：用于在处理器（12；412）、输入/输出块（16；416）以及忆阻存储器阵列（14；300）之间进行通信的总线（18；418）。 13.根据权利要求11所述的装置，进一步包括：通孔阵列（35），其被设置在半导体层部分（25）和第二层部分（45）之间的第三层部分内。 14.根据权利要求11所述的装置。

7、，其中所述连接可以是有线的（40）或天线（24）。 15.根据权利要求11所述的装置，其中所述输入/输出块（16；416）经由所述连接与传感器（650）进行通信。权利要求书CN 102782849 A 1/4页 3 具有忆阻存储器的设备 0001 政府利益的声明采用政府支持获得了本发明。政府拥有该发明中的某些权利。背景技术 0002 忆阻器是表现出可变电阻的基本的、双端电路元件。其电阻是流过设备的电荷的方向和数量的函数。当电荷的流动停止时，该忆阻器记得它所具有的最后的电阻，从而使得当电荷再次开始流动时，电路的电阻是当它最后活动时它曾经是的电阻。在其它用途之中，忆阻器可以用。

8、于非易失性随机存取存储器（NVRAM）阵列中。附图说明 0003 图1是根据本发明的实施例的集成电路设备的概念性图示；图2是根据本发明的实施例的集成电路设备的截面的概念性图示; 图3是根据本发明的实施例的交叉存储器阵列的概念性图示；图4是根据本发明的实施例的制造集成电路设备的方法的概念性图示；图5是根据本发明的实施例的制造集成电路设备的方法的流程图；以及图6是根据本发明的实施例的装置的概念性图示；在认为适当的情况下，可以在各图中重复附图标记以指示对应的或类似的元件。此外，在各图中描绘的块中的某些可以被结合为单个功能。具体实施方式 0004 在以下详细描述中，许多特定细节被阐述以。

9、便提供对本发明的实施例的透彻理解。然而，本领域的普通技术人员将理解的是，本发明的实施例可以在没有这些特定细节的情况下实现。在其它的实例中，公知的方法、程序、部件和电路并未被详细地描述以免使本发明模糊。 0005 芯片（或SoC）上系统将电子系统的部件集成到单个集成电路上。芯片上系统可以包括一个或多个处理器，以及输入/输出块和存储器。 0006 现在对图1进行参考，其是根据本发明的实施例的集成电路设备10的概念性图示。该设备可以包括SoC并且被制作为包括处理器12、忆阻存储器14、通信输入/输出（I/ O）16、总线18和存储器22的单个管芯（die）。包含在集成电路设备10中的块被用。

10、作可以用于作为本发明的实施例的集成电路设备中的块的示例；不是每个集成电路设备10需要包含所有以上块，并且可替换地，可以具有更多的块。采用此类块，集成电路设备10可以用于许多装置中，包括蜂窝式和移动电话、便携式数字助理（PDA）、传感设备和系统、小型计算机（例如，上网本）、和其中可能期望较小尺寸并且较低功率消耗的其它设备。当被容纳在这样的装置内时，集成电路设备10可以诸如通过使用处理器12和通信I/O 16经由连接40和 /或天线24以发送和/或接收信号（包括数据）来与根据本发明的实施例的其它装置和其它有线和无线设备进行通信。忆阻存储器14可以是由忆阻器制成的非易失性存储器。存说。

11、明书CN 102782849 A 2/4页 4 储器22可以是计算机或处理器可读介质或计算机或处理器存储介质，诸如，例如，RAM（例如，DRAM或SRAM）、ROM或闪速存储器。存储器22可以是易失性或非易失性或该二者的组合，并且虽然在图1中其被示为单个块，但是可以被实现为多个块。存储器22还可以被用于存储软件指令。总线18可以被用来在处理器12、忆阻存储器14、通信I/O16、和存储器 22之间和之中传送数据。通信I/O 16可以被用来与不是在集成设备10上的外部装置（诸如移动设备、PDA、计算机、电话、存储设备或显示器或监视器等）通信，并且可以包括USB、以太网、Wi-Fi或其。

12、它通信协议连接。 0007 现在对图2进行参考，其是集成电路设备10的示意性截面的概念性图示。集成电路设备10可以包括若干部分，包括CMOS层部分25和忆阻存储器层部分45。在这些部分之间可以是通孔阵列部分35。部分25、35和45中的每个可以包括一个或多个层或阵列。通孔阵列部分35可以被用来互连CMOS层部分25和忆阻存储器层部分45。通孔阵列部分35 可以包括除了通孔之外的金属化。CMOS层部分25可以包括晶体管和其它构成SoC的块的 CMOS半导体设备。如针对图1描述的那样，这样的SoC块可以包括处理器12、通信输入/ 输出（I/O）16、和存储器22。因为总线18允许不同的块与彼。

13、此进行通信，所以可以通过所有三个部分25、35、45实现总线18。 0008 忆阻存储器层部分45可以包括通过通孔阵列部分35被连接到CMOS层部分25的忆阻存储器的一个或多个层。每个忆阻存储器层可以被布置为在图3中示出的交叉阵列 300，其可以包括在一个方向上定向的平行带或线310以及在第二方向上定向的平行带或线320（其方向不需要是垂直的）。在线310和320的端部可以是通孔312和322，其被用来将交叉阵列300连接到通孔阵列部分35和CMOS层部分25。在2009年6月12日提交的、标题为“Hierarchical On-Chip Memory”的共同拥有的专利申请序列号PC。

14、T/US09/47253中示出并描述了交叉阵列的其它示例，因此其公开内容通过引用而被并入。当包括多于一层时，通孔和互连可以出现在每层中以及每层之间。如例如在2010年1月29日提交的、标题为“Interconnection Architecture for Multilayer Circuits”的共同拥有的美国专利申请序列号12/696,361（因此其公开内容通过引用而被并入）中所公开的那样，忆阻存储器层部分45的其它布置是可能的。本文中公开的布置还包括交叉阵列，以及格罗夫（Grove）结构和丛状物（Thicket）结构。如在那个申请中所公开的那样，可以使用大弯（Big Bend。

15、）、完全压扁的大弯（Fully-squashed Big Bend）以及部分压扁的大弯（partially-squashed Big Bend）布线方案以及交错的、循环移位的、环绕的、复制或重复的通孔阵列来互连该忆阻存储器层。虽然在该实施例中叫做“忆阻存储器层部分45”，但是该部分45还可以包括不充当存储器的忆阻设备，并且可以包括不是忆阻的其它设备。 0009 因此，图2的集成电路设备10的描绘在包括SoC块的CMOS层部分25可以通常出现在堆叠的结构的底部这方面意图是概念性的，并且忆阻存储器层部分45可以通常出现在CMOS层部分25上。如在先前引用的专利申请序列号PCT/US09/。

16、47253中所公开的那样，虽然在某些实施例中每个忆阻层可以具有与其相关联的通孔阵列或布线层，但是在存储器层部分45和CMOS层部分25之间可以是通孔阵列部分35，并且因此可以不实现单独的通孔阵列部分。 0010 将忆阻存储器放置在CMOS层上方（而不是在相同平面内）允许该存储器被跨越该管芯分布，其可以导致某些存储单元被定位于接近它们相关的位于CMOS层内的SoC块，并说明书CN 102782849 A 3/4页 5 且比在2D结构中更接近。例如，由处理器12常常访问的忆阻存储器可以被直接地放置在该处理器上方，并且由I/O 16常常访问的忆阻存储器可以被直接地放置在I/O块上方。。

17、以这样的方式定位存储器可以节省宝贵的存储器访问时间。在几十微米的2D结构中块和存储器之间的距离可以被几十纳米的3D结构中的距离替代，潜在地使访问时间加快了两到三个数量级。 0011 此外，使用忆阻存储器可以导致出于多个原因的功率节省。因为点A到点B的数据传送是处理器和SoC中的能耗中的大部分能耗的原因，所以将非易失性存储器定位在附近大大地降低了这样的消耗。同样地，忆阻存储器比其它类型的存储器消耗更少的每比特能量。 0012 将忆阻存储器放置在CMOS层上方还避免使用在之前结构中使用的晶片键合，其可能是昂贵的，并且导致降低的产量。此外，将忆阻存储器放置在CMOS层上方（而不是在相。

18、同平面内）可以改善热管理。在2D结构中，可以将存储器紧密地放置在一起以节省管芯空间。在3D结构中，如果CMOS层上的SoC块（处理器、I/O、其它存储器）的尺寸规定了管芯的尺寸，那么考虑到更好的热耗散，忆阻存储器层上的存储器可以不必被同样紧密地间隔。替换地，如果CMOS层上的SoC块的尺寸规定了管芯的尺寸，那么相比可能在2D结构中可用的其它方式而言，更多的忆阻存储器可以被制造，并且可以增加存储器密度。 0013 此外，甚至在先前引用的美国专利申请序列号12/696，361中被描述为增加设备的平面覆盖区（planar footprint）的环绕布线方案中的某些仍可以具有超过2D结构的空。

19、间、速度以及功率优点。还可以实现其它或不同的好处。 0014 现在对图4和5进行参考，其是根据本发明的实施例的制造集成电路设备10的方法的流程图和概念性图示。通常，在操作510中，可以首先在硅衬底上形成CMOS层部分25。该部分可以包含包括处理器412、通信I/O 416和其它存储器422的晶体管，以及形成总线 418的互连。在操作520中，可以在CMOS层部分25上方形成通孔阵列部分35。在操作530 中，然后可以在通孔阵列部分35上方形成忆阻存储器层部分45，如所讨论的那样，其还可以包括通孔和其它互连以连接到CMOS层部分25上的SoC块。可以设计该通孔和互连从而使得忆阻存储器被。

20、跨越芯片的整个表面分布，并且提供用于每个SoC块和/或子块的局部非易失性存储器。可以使用每层中的一个或多个交叉阵列300形成忆阻存储器层部分45。使用上面讨论的多层交叉阵列以及各种布线方案形成忆阻存储器层部分45的某些方法在先前引用的美国专利申请序列号12/696,361中公开。 0015 现在对图6进行参考，其是根据本发明的实施例的装置600的概念性图示。装置600可以是无线设备，诸如蜂窝式或移动电话、便携式数字助理（PDA）、或小型计算机，例如，或非无线设备。装置600（其可以包括显示器626）可以使用集成电路设备10来与外部装置（诸如移动设备、PDA、计算机、电话、存储设备或。

21、显示器或监视器等）进行通信（无线地或经由线）。这些通信中的某些可以使用天线24和/或连接40，其被连接到集成电路设备 10中的通信I/O 16。使用装置600中的集成电路设备10的优点是增加了存储量和/或减少了功率使用和热耗散。其它实施例可以包括被连接到通信I/O 16的传感器650。在那样的情况下，传感器650可以被用来感测大气中的现象，并且将该感测发送到集成电路设备10，其可以处理该感测并且经由通信I/O 16和天线24和/或连接40将它们输出到其它外部装置。虽然装置600在图6中被描绘为具有传感器的无线装置，但是更通常的是，装置说明书CN 102782849 A 4/4页。

22、 6 600可以是具有或不具有传感器的无线装置、或具有或不具有传感器的非无线装置。 0016 上述讨论意图是说明本发明的原理和各种实施例。一旦上述公开内容被充分地理解，许多变化和修改将对于本领域的技术人员而言变得显而易见。意图是以下权利要求被解释成包含所有这样的变化和修改。说明书CN 102782849 A 1/5页 7 图 1 图 2 说明书附图CN 102782849 A 2/5页 8 图 3 说明书附图CN 102782849 A 3/5页 9 图 4 说明书附图CN 102782849 A 4/5页 10 图 5 说明书附图CN 102782849 A 10 5/5页 11 图 6 说明书附图CN 102782849 A 11 。

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