形成准SOI结构的方法.pdf

摘要
申请专利号：	CN201010573114.7	申请日：	2010.12.03
公开号：	CN102487033A	公开日：	2012.06.06
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):H01L 21/762申请日:20101203\|\|\|公开
IPC分类号：	H01L21/762	主分类号：	H01L21/762
申请人：	中芯国际集成电路制造（北京）有限公司
发明人：	洪中山; 卢炯平
地址：	100176 北京市大兴区经济技术开发区文昌大道18号
优先权：
专利代理机构：	北京集佳知识产权代理有限公司 11227	代理人：	骆苏华
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内容摘要

一种形成准SOI结构的方法，包括：提供衬底，所述衬底包括第一半导体层，位于所述第一半导体层上的第一绝缘层，位于所述绝缘层上的第二半导体层；图形化所述第一绝缘层和所述第二半导体层，形成开口，暴露出所述第一半导体层；在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料；在所述开口内形成第二半导体材料，覆盖所述侧墙和所述第一半导体材料，且所述第二半导体材料的表面与所述第二半导体层的表面相平。与现有技术相比，本发明的形成准SOI结构的方法工艺简单，容易实现。

权利要求书

1：一种形成准 SOI 结构的方法，其特征在于，包括：提供衬底，所述衬底包括第一半导体层，位于所述第一半导体层上的第一绝缘层，位于所述绝缘层上的第二半导体层；图形化所述第一绝缘层和所述第二半导体层，形成开口，暴露出所述第一半导体层；在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料；在所述开口内形成第二半导体材料，覆盖所述侧墙和所述第一半导体材料，且所述第二半导体材料的表面与所述第二半导体层的表面相平。2：如权利要求 1 所述的形成准 SOI 结构的方法，其特征在于，还包括：在所述第二半导体材料和第二半导体层形成的表面上形成栅极结构，所述栅极结构包括：栅极、位于栅极和所述第二半导体材料和第二半导体层形成的表面之间的栅介质层以及位于所述栅极和栅介质层周围的侧墙；以所述栅极结构为掩膜，进行离子注入，在所述栅极结构两侧的衬底内形成源区和漏区。3：如权利要求 1 或 2 所述的形成准 SOI 结构的方法，其特征在于，所述图形化所述第一绝缘层和所述第二半导体层，在所述衬底形成开口，暴露出所述第一半导体层包括：在所述第二半导体层上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述第一绝缘层和所述第一半导体层，形成开口。4：如权利要求 3 所述的形成准 SOI 结构的方法，其特征在于，所述硬掩膜层包括：氧化硅层和氮化硅层，所述氧化硅层位于所述第二半导体层上，所述氮化硅层位于所述氧化硅层上。5：如权利要求 3 所述的形成准 SOI 结构的方法，其特征在于，在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料包括：形成第二绝缘层，覆盖所述图形化的硬掩膜层的表面、所述开口的底部和侧壁；回刻去除所述图形化的硬掩膜层的表面和开口底部的第二绝缘层，在所述开口的侧壁形成侧墙；在所述开口内形成预定高度的第一半导体材料；去除未被所述第一半导体材料覆盖的第二绝缘层，形成预定高度的侧墙。6：如权利要求 5 所述的形成准 SOI 结构的方法，其特征在于，利用外延生长法在所述开口内形成预定高度的第一半导体材料。7：如权利要求 1 所述的形成准 SOI 结构的方法，其特征在于，利用外延生长法在所述开口内形成第二半导体材料。8：如权利要求 6 所述的形成准 SOI 结构的方法，其特征在于，所述外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。9：如权利要求 7 所述的形成准 SOI 结构的方法，其特征在于，所述外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。10：如权利要求 5 所述的形成准 SOI 结构的方法，其特征在于，所述第二绝缘层的材料为氧化硅。 211：如权利要求 9 所述的形成准 SOI 结构的方法，其特征在于，所述形成氧化硅的方法为热氧化或者等离子增强型化学气相沉积。12：如权利要求 5 所述的形成准 SOI 结构的方法，其特征在于，所述第二绝缘层的厚度为 10 埃～ 200 埃。13：如权利要求 10 所述的形成准 SOI 结构的方法，其特征在于，所述第二绝缘层的厚度为 10 埃～ 200 埃。14：如权利要求 1 或 2 所述的形成准 SOI 结构的方法，其特征在于，所述第一绝缘层的厚度为 100 埃～ 2000 埃。15：如权利要求 1 或 2 所述的形成准 SOI 结构的方法，其特征在于，所述第一半导体层、第二半导体层、第一半导体材料以及第二半导体材料选自单晶硅、单晶掺碳硅或者单晶锗硅。16：如权利要求 15 所述的形成准 SOI 结构的方法，其特征在于，所述第一半导体层和所述第二半导体层为单晶硅，所述单晶硅的晶面指数为 (100)， (110) 或者 (111)。17：如权利要求 1 或 2 所述的形成准 SOI 结构的方法，其特征在于，所述预定高度为 50nm ～ 300nm。

说明书

形成准 SOI 结构的方法
    技术领域本发明涉及半导体技术领域，尤其涉及形成准绝缘体上硅 (Silicon on Insulator，简称 SOI) 结构的方法。
     背景技术随着半导体技术的发展，集成电路的集成度越来越高，器件的特征尺寸 (CD) 越来越小。当器件的特征尺寸缩小到深亚微米 (0.25 微米以下称为深亚微米 )，器件的漏电流增加，漏极感应势垒降低 (DIBL， Drain induction barrier lower) 效应以及短沟道效应越来越明显，成为器件尺寸缩小的需要克服的主要问题。
     超薄体 (UTB)SOI 器件结构是一种基于 SOI 衬底的 MOS 器件，硅膜厚度很薄，可以有效抑制短沟道效应降低关态泄漏电流。但是，为了实现良好的栅控制能力，超薄体 SOI 器件结构需要非常薄的硅膜，一般硅膜厚度要求小于 1/4 的栅长，这不仅对工艺提出苛刻的要求，而且超薄硅膜会导致迁移率降低、阈值电压增大以及性能涨落增大等问题，严重降低器件的性能；另一方面，自热效应、漏极端通过埋层对沟道区的耦合作用和阈值调节都是超薄体 SOI 器件结构存在的问题。
     为了解决超薄体 SOI 器件结构存在的问题， “王阳元、张兴、刘晓彦、康晋锋、黄如” 在中国科学 E 辑：信息科学 2008 年第 38 卷第 6 期第 921 ～ 932 页发表的论文 “32nm 及其以下技术节点 CMOS 技术中的新工艺及新结构器件” 公开了一种新型准 SOI 器件结构，可以有效克服以上所述的超薄体 SOI 器件结构存在的问题。图 1 为论文中给出的准 SOI 器件结构的剖面结构示意图，参考图 1，该准 SOI 器件结构包括：衬底 10 ； L 型隔离结构 11，位于所述衬底 10 中；栅极结构，包括：栅极 21，位于栅极 21 和衬底 10 之间的栅介质层 22，位于栅极 21 和栅介质层 22 周围的侧墙 23 ；源区 12、漏区 13，位于衬底 10 中、所述 L 型隔离结构 11 上；源区延伸区 14 和漏区延伸区 15，位于衬底 10 中、侧墙 23 和 L 型隔离结构 11 之间。论文中提出图 1 所示的准 SOI 器件结构的方法为：首先进行 STI( 浅沟槽隔离 ) 工艺； STI 工艺完成后，进行沟道阈值注入，调节阈值电压；之后，在衬底上形成栅介质层，在栅介质层上形成多晶硅层，在多晶硅层上形成氮化硅层和氧化层作为硬掩膜来保护后续刻蚀和氧化工艺对栅结构的影响；刻蚀形成栅极 21 和栅介质层 22 后，在栅极 21 和栅介质层 22 周围形成氧化层侧墙 23 ；形成侧墙 23 后，用电感耦合等离子体 (ICP， inductively coupled plasma) 各向异性刻蚀源区区域和漏区区域，源区区域定义出源区的区域，漏区区域定义出漏区的区域；之后，在源区区域和漏区区域形成氮化硅侧墙，保护源区延伸区 14 和漏区延伸区 15 不在后续形成 L 型隔离结构 11 的过程中被氧化；接着，再用 ICP 刻蚀源区区域和漏区区域，利用低温湿氧氧化在源区区域和漏区区域和漏区区域周围形成 L 型隔离结构 11 ；之后，湿法去除氮化硅侧墙，沉积多晶硅填充被刻蚀的源区区域和漏区区域，接着进行化学机械平坦化，湿法腐蚀多晶硅，进行源区 12 和漏区 13 离子注入，离子注入之后进行快速热退火，最后进行低氧、形成接触孔和金属互连线等后续工艺。
     然而，以上所述的现有技术的形成准 SOI 器件结构的方法，工艺复杂，特别是用多
     晶硅填充源区区域和漏区区域外加化学机械平坦化，以及湿法腐蚀多晶硅；而且，源区和漏区采用多晶硅而非单晶硅，其电学性能受到影响。发明内容本发明解决的问题是现有技术的形成准 SOI 器件结构的方法复杂，而且源区和漏区采用多晶硅而非单晶硅，其电学性能受到影响。
     为解决上述问题，本发明提供一种形成准 SOI 结构的方法，包括：
     提供衬底，所述衬底包括第一半导体层，位于所述第一半导体层上的第一绝缘层，位于所述绝缘层上的第二半导体层；
     图形化所述第一绝缘层和所述第二半导体层，形成开口，暴露出所述第一半导体层；
     在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料；
     在所述开口内形成第二半导体材料，覆盖所述侧墙和所述第一半导体材料，且所述第二半导体材料的表面与所述第二半导体层的表面相平。
     可选的，还包括：
     在所述第二半导体材料和第二半导体层形成的表面上形成栅极结构，所述栅极结构包括：栅极、位于栅极和所述第二半导体材料和第二半导体层形成的表面之间的栅介质层以及位于所述栅极和栅介质层周围的侧墙；
     以所述栅极结构为掩膜，进行离子注入，在所述栅极结构两侧的衬底内形成源区和漏区。
     可选的，所述图形化所述第一绝缘层和所述第二半导体层，在所述衬底形成开口，暴露出所述第一半导体层包括：
     在所述第二半导体层上形成图形化的硬掩膜层；
     以所述图形化的硬掩膜层为掩膜，刻蚀所述第一绝缘层和所述第一半导体层，形成开口。
     可选的，所述硬掩膜层包括：氧化硅层和氮化硅层，所述氧化硅层位于所述第二半导体层上，所述氮化硅层位于所述氧化硅层上。
     可选的，在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料包括：
     形成第二绝缘层，覆盖所述图形化的硬掩膜层的表面、所述开口的底部和侧壁；
     回刻去除所述图形化的硬掩膜层的表面和开口底部的第二绝缘层，在所述开口的侧壁形成侧墙；
     在所述开口内形成预定高度的第一半导体材料；
     去除未被所述第一半导体材料覆盖的第二绝缘层，形成预定高度的侧墙。
     可选的，利用外延生长法在所述开口内形成预定高度的第一半导体材料。
     可选的，利用外延生长法在所述开口内形成第二半导体材料。
     可选的，所述外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。
     可选的，所述第二绝缘层的材料为氧化硅。
     可选的，所述形成氧化硅的方法为热氧化或者等离子增强型化学气相沉积。
     可选的，所述第二绝缘层的厚度为 10 埃～ 200 埃。
     可选的，所述第一绝缘层的厚度为 100 埃～ 2000 埃。
     可选的，所述第一半导体层、第二半导体层、第一半导体材料以及第二半导体材料选自单晶硅、单晶掺碳硅或者单晶锗硅。
     可选的，所述第一半导体层和所述第二半导体层为单晶硅，所述单晶硅的晶面指数为 (100)， (110) 或者 (111)。
     可选的，所述预定高度为 50nm ～ 300nm。
     与现有技术相比，本发明具有以下优点：
     本发明的形成准 SOI 结构的方法，提供包括第一半导体层、第一绝缘层、第二半导体层的衬底，也就是提供绝缘体上硅；在第一绝缘层和第二半导体层形成开口，暴露出第一半导体层；在开口的侧壁形成预定高度的侧墙、开口内形成预定高度的第一半导体材料；之后，在开口内形成第二半导体材料，覆盖侧墙和第一半导体材料，且第二半导体材料的表面与第二半导体层的表面相平。这样开口侧壁的预定高度的侧墙和第一半导体层上的第一绝缘层就构成了 L 型的隔离结构，之后，可以在第二半导体层和第二半导体材料上形成栅极结构，进行离子注入形成源区和漏区，与现有技术相比，形成工艺简单。
     而且，在具体实施例中，形成 L 型的隔离结构后，形成栅极结构，以及源区和漏区，其中源区和漏区与作为衬底使用的第二半导体层和第二半导体材料的材料相同，由于作为衬底使用的半导体材料均为单晶，因此源区和漏区也为单晶，这样可以解决现有技术使用多晶硅作为源区和漏区而产生的影响器件性能的问题。附图说明
     图 1 是现有技术的准 SOI 器件结构的剖面结构示意图；图 2 为本发明的具体实施方式的形成准 SOI 结构的方法的流程图；图 3a ～图 3g 为本发明具体实施例的形成准 SOI 结构的方法的剖面结构示意图；图 3h 为在准 SOI 结构上形成栅极结构的剖面结构示意图。具体实施方式
     本发明具体实施方式的形成准 SOI 结构的方法，提供包括第一半导体层、第一绝缘层、第二半导体层的衬底，也就是提供绝缘体上硅；在第一绝缘层和第二半导体层形成开口，暴露出第一半导体层；在开口的侧壁形成预定高度的侧墙、开口内形成预定高度的第一半导体材料；之后，在开口内形成第二半导体材料，覆盖侧墙和第一半导体材料，且第二半导体材料的表面与第二半导体层的表面相平。这样开口侧壁的预定高度的侧墙和第一半导体层上的第一绝缘层就构成了 L 型的隔离结构，之后，可以在第二半导体层和第二半导体材料上形成栅极结构，进行离子注入形成源区和漏区，与现有技术相比，形成工艺简单。
     而且，在具体实施例中，形成 L 型的隔离结构后，形成栅极结构，以及源区和漏区，其中源区和漏区与作为衬底使用的第二半导体层和第二半导体材料的材料相同，由于作为衬底使用的半导体材料均为单晶，因此源区和漏区也为单晶，这样可以解决现有技术使用多晶硅作为源区和漏区而产生的影响器件性能的问题。
     为了使本领域的技术人员可以更好的理解本发明，下面结合附图详细说明本发明的具体实施方式。
     图 2 为本发明的具体实施方式的形成准 SOI 结构的方法的流程图，参图图 2，本发明具体实施方式的形成准 SOI 结构的方法包括：
     步骤 S21，提供衬底，所述衬底包括第一半导体层，位于所述第一半导体层上的第一绝缘层，位于所述第一绝缘层上的第二半导体层；
     步骤 S22，图形化所述第一绝缘层和所述第二半导体层，形成开口，暴露出所述第一半导体层；
     步骤 S23，在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料；
     步骤 S24，在所述开口内形成第二半导体材料，覆盖所述侧墙和所述第一半导体材料，且所述第二半导体材料的表面与所述第二半导体层的表面相平。
     图 3a ～图 3g 为本发明具体实施例的形成准 SOI 结构的方法的剖面结构示意图，为了使本领域技术人员可以更好的理解本发明具体实施方式的形成准 SOI 结构的方法，下面结合具体实施例并结合参考图 2 和图 3a ～图 3g 详细说明本发明具体实施方式的形成准 SOI 结构的方法。结合参考图 2 和图 3a，执行步骤 S21，提供衬底 30，所述衬底 30 包括第一半导体层 31，位于所述第一半导体层 31 上的第一绝缘层 32，位于所述第一绝缘层 32 上的第二半导体层 33。本发明中，所述第一半导体层 31 的材料可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，例如砷化镓等 III-V 族化合物。第二半导体层 33 的材料可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，例如砷化镓等 III-V 族化合物。本发明具体实施例中，所述第一半导体层 31 和所述第二半导体层 33 均选用单晶硅，晶面指数为 (100)， (110) 或者 (111)。本发明中，第一绝缘层 32 的厚度为 100 埃～ 2000 埃，且本发明具体实施例中，第一绝缘层 32 为氧化硅。
     结合参考图 2 和图 3c，执行步骤 S22，图形化所述第一绝缘层 32 和所述第二半导体层 33，形成开口 35，暴露出所述第一半导体层 31。本发明具体实施方式中，形成图形化所述第一绝缘层 32 和所述第二半导体层 33，形成开口 35，暴露出所述第一半导体层 31，具体为：参考图 3b，在所述第二半导体层 33 上形成图形化的硬掩膜层 34。参考图 3c，以所述图形化的硬掩膜层 34 为掩膜，刻蚀所述第一绝缘层 32 和所述第二半导体层 33，形成开口 35。下面，详细说明本发明具体实施例的形成开口 35 的方法：
     参考图 3b，在所述第二半导体层 33 上形成硬掩膜层 34，本发明具体实施例中，硬掩膜层 34 包括：氧化硅层 341 和氮化硅层 342，所述氧化硅层 341 位于所述第二半导体层 33 上，所述氮化硅层 342 位于所述氧化硅层 341 上。其中，氧化硅层 341 作为氮化硅层 342 与第二半导体层 33 之间的应力缓冲层。在其他实施例中，硬掩膜层也可以为单层结构。在硬掩膜层 34 上形成光刻胶层，即在氮化硅层 342 上形成光刻胶层，形成光刻胶层的方法可以为旋涂法、滴涂法或者刷涂法，本发明具体实施例中利用旋涂法形成光刻胶层。之后，对光刻胶层进行曝光、显影，形成图形化的光刻胶层，定义出开口的图形；然后，利用以图形化的光刻胶层为掩膜刻蚀硬掩膜层 34，将图形化的光刻胶层上的图形转移至硬掩膜层 34，形
     成图形化的硬掩膜层 34。
     参考图 3c，以所述图形化的硬掩膜层 34 为掩膜，刻蚀所述第一绝缘层 32 和所述第二半导体层 33，形成开口 35。本发明具体实施例中，使用干法刻蚀所述第一绝缘层 32 和所述第二半导体层 33，形成开口 35。
     结合参考图 2 和图 3e，执行步骤 S23，在所述开口 35 的侧壁形成预定高度的侧墙 36，并在所述开口 35 内形成所述预定高度的第一半导体材料 37。本发明具体实施例中，预定高度为 50nm ～ 300nm。本发明具体实施例中，在所述开口 35 的侧壁形成预定高度的侧墙 36，并在所述开口 35 内形成所述预定高度的第一半导体材料 37 包括：参考图 3d，形成第二绝缘层，覆盖所述图形化的硬掩膜层 34 的表面、所述开口 35 的底部和侧壁；回刻去除所述图形化的硬掩膜层的表面和开口底部的第二绝缘层，在所述开口的侧壁形成侧墙 36′。参考图 3e，在所述开口 35 内形成预定高度的第一半导体材料 37 ；去除未被所述第一半导体材料 37 覆盖的第二绝缘层，形成预定高度的侧墙 36。具体为：
     参考图 3d，形成第二绝缘层，覆盖所述图形化的硬掩膜层 34 的表面、所述开口 35 的底部和侧壁。本发明具体实施例中，所述第二绝缘层的材料为氧化硅，形成氧化硅的方法为热氧化或者等离子增强型化学气相沉积。并且，在本发明具体实施例中，所述第二绝缘层的厚度为 10 埃～ 200 埃。回刻去除所述图形化的硬掩膜层 34 的表面和开口 35 底部的第二绝缘层，在所述开口 35 的侧壁形成侧墙 36′，由于第二绝缘层的材料为氧化硅，则侧墙 36′为对第二绝缘层回刻后形成的，因此侧墙 36′的材料也为氧化硅，且其厚度为 10 埃～ 200 埃。参考图 3e，在所述开口 35 内形成预定高度的第一半导体材料 37。本发明中，利用外延生长法在所述开口 35 内形成预定高度的第一半导体材料 37。且，本发明中，外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。本发明具体实施例中，采用外延生长法中的垂直外延生长法生长第一半导体材料 37，也就是说，沿垂直开口 35 底部的方向生长第一半导体材料 37。第一半导体材料 37 可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，例如砷化镓等 III-V 族化合物。本发明具体实施例中，第一半导体材料 37 可以为单晶硅，利用快速热化学气相沉积方法在所述开口 35 内形成预定高度的第一半导体材料 37。形成预定高度的第一半导体材料 37 后，去除未被所述第一半导体材料 37 覆盖的第二绝缘层，形成预定高度的侧墙 36，本发明具体实施例中，利用湿法刻蚀 ( 例如氢氟酸 ) 去除未被所述第一半导体材料 37 覆盖的第二绝缘层；在去除未被所述第一半导体材料 37 覆盖的第二绝缘层之前，首先需要将第二绝缘层之外的其他结构利用掩膜或者光刻胶进行保护。在本发明的其他实施例中，也可以利用干法刻蚀去除未被所述第一半导体材料 37 覆盖的第二绝缘层。
     结合参考图 2 和图 3f，执行步骤 S24，在所述开口 35 内形成第二半导体材料 38，覆盖所述侧墙 36 和所述第一半导体材料 37，且所述第二半导体材料 38 的表面与所述第二半导体层 33 的表面相平。本发明中，利用外延生长法在所述开口 35 内形成第二半导体材料 38。且，本发明中，所述外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。本发明具体实施例中，采用外延生长法中的水平外延生长法生成第二半导体材料 38。半导体材料 38 的生长方向沿水平方向，也就是沿第一半导体材料 37 的表面方向，半导体材料 38 在垂直水平方向的生长速度很慢，也就是垂直第一半导体材料的表面方
     向的生长速度很慢，水平方向和垂直水平方向的生长速度之比为 1 ∶ 0 ～ 1 ∶ 0.2，在本发明具体实施例中，优选 1 ∶ 0 ～ 1 ∶ 0.1。第二半导体材料 38 可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，例如砷化镓等 III-V 族化合物。本发明具体实施例中，第二半导体材料 38 均选用单晶硅，利用快速热化学气相沉积方法在所述开口 35 内形成预定高度的单晶硅第二半导体材料 38。
     之后，参考图 3g，并结合参考图 3f，去除硬掩膜层，形成准 SOI 结构。本发明具体实施例中，利用湿法刻蚀去除硬掩膜层 34，即利用湿法刻蚀去除氧化硅层 341 和氮化硅层 342。
     在本发明具体实施例中，形成图 3g 所示的准 SOI 结构后，继续在该结构形成栅极结构，参考图 3h，具体为：在所述第二半导体层 33 和第二半导体材料 38 形成的表面上形成栅极结构，所述栅极结构包括：栅极 41、位于栅极 41 和所述第二半导体层 33 和第二半导体材料 38 形成的表面之间的栅介质层 42 以及位于所述栅极 41 和栅介质层 42 周围的侧墙 43 ；以所述栅极结构为掩膜，进行离子注入，在所述栅极结构两侧的衬底内形成源区和漏区 ( 图中未示 )。在本发明具体实施例中，形成源区、漏区后，可以进行退火工艺，退火工艺中的温度小于 600℃。完成以上的工艺步骤后，可以继续形成接触孔以及互连线。
     本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

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1、(10)申请公布号 CN 102487033 A (43)申请公布日 2012.06.06 C N 1 0 2 4 8 7 0 3 3 A *CN102487033A* (21)申请号 201010573114.7 (22)申请日 2010.12.03 H01L 21/762(2006.01) (71)申请人中芯国际集成电路制造（北京）有限公司地址 100176 北京市大兴区经济技术开发区文昌大道18号 (72)发明人洪中山卢炯平 (74)专利代理机构北京集佳知识产权代理有限公司 11227 代理人骆苏华 (54) 发明名称形成准SOI结构的方法 (57) 摘要一种形成准SOI结。

2、构的方法，包括：提供衬底，所述衬底包括第一半导体层，位于所述第一半导体层上的第一绝缘层，位于所述绝缘层上的第二半导体层；图形化所述第一绝缘层和所述第二半导体层，形成开口，暴露出所述第一半导体层；在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料；在所述开口内形成第二半导体材料，覆盖所述侧墙和所述第一半导体材料，且所述第二半导体材料的表面与所述第二半导体层的表面相平。与现有技术相比，本发明的形成准SOI结构的方法工艺简单，容易实现。 (51)Int.Cl. 权利要求书2页说明书6页附图4页 (19)中华人民共和国国家知识产权局 (12)发。

3、明专利申请权利要求书 2 页说明书 6 页附图 4 页 1/2页 2 1.一种形成准SOI结构的方法，其特征在于，包括：提供衬底，所述衬底包括第一半导体层，位于所述第一半导体层上的第一绝缘层，位于所述绝缘层上的第二半导体层；图形化所述第一绝缘层和所述第二半导体层，形成开口，暴露出所述第一半导体层；在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料；在所述开口内形成第二半导体材料，覆盖所述侧墙和所述第一半导体材料，且所述第二半导体材料的表面与所述第二半导体层的表面相平。 2.如权利要求1所述的形成准SOI结构的方法，其特征在于，还包括：在所述。

4、第二半导体材料和第二半导体层形成的表面上形成栅极结构，所述栅极结构包括：栅极、位于栅极和所述第二半导体材料和第二半导体层形成的表面之间的栅介质层以及位于所述栅极和栅介质层周围的侧墙；以所述栅极结构为掩膜，进行离子注入，在所述栅极结构两侧的衬底内形成源区和漏区。 3.如权利要求1或2所述的形成准SOI结构的方法，其特征在于，所述图形化所述第一绝缘层和所述第二半导体层，在所述衬底形成开口，暴露出所述第一半导体层包括：在所述第二半导体层上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述第一绝缘层和所述第一半导体层，形成开口。 4.如权利要求3所述的形成准SOI结构的方法，。

5、其特征在于，所述硬掩膜层包括：氧化硅层和氮化硅层，所述氧化硅层位于所述第二半导体层上，所述氮化硅层位于所述氧化硅层上。 5.如权利要求3所述的形成准SOI结构的方法，其特征在于，在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料包括：形成第二绝缘层，覆盖所述图形化的硬掩膜层的表面、所述开口的底部和侧壁；回刻去除所述图形化的硬掩膜层的表面和开口底部的第二绝缘层，在所述开口的侧壁形成侧墙；在所述开口内形成预定高度的第一半导体材料；去除未被所述第一半导体材料覆盖的第二绝缘层，形成预定高度的侧墙。 6.如权利要求5所述的形成准SOI结构的方法，其特征在于。

6、，利用外延生长法在所述开口内形成预定高度的第一半导体材料。 7.如权利要求1所述的形成准SOI结构的方法，其特征在于，利用外延生长法在所述开口内形成第二半导体材料。 8.如权利要求6所述的形成准SOI结构的方法，其特征在于，所述外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。 9.如权利要求7所述的形成准SOI结构的方法，其特征在于，所述外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。 10.如权利要求5所述的形成准SOI结构的方法，其特征在于，所述第二绝缘层的材料为氧化硅。权利要求书CN 102487033 A 2/2页 3。

7、 11.如权利要求9所述的形成准SOI结构的方法，其特征在于，所述形成氧化硅的方法为热氧化或者等离子增强型化学气相沉积。 12.如权利要求5所述的形成准SOI结构的方法，其特征在于，所述第二绝缘层的厚度为10埃200埃。 13.如权利要求10所述的形成准SOI结构的方法，其特征在于，所述第二绝缘层的厚度为10埃200埃。 14.如权利要求1或2所述的形成准SOI结构的方法，其特征在于，所述第一绝缘层的厚度为100埃2000埃。 15.如权利要求1或2所述的形成准SOI结构的方法，其特征在于，所述第一半导体层、第二半导体层、第一半导体材料以及第二半导体材料选自单晶硅、单晶掺碳硅或者单晶。

8、锗硅。 16.如权利要求15所述的形成准SOI结构的方法，其特征在于，所述第一半导体层和所述第二半导体层为单晶硅，所述单晶硅的晶面指数为(100)，(110)或者(111)。 17.如权利要求1或2所述的形成准SOI结构的方法，其特征在于，所述预定高度为 50nm300nm。权利要求书CN 102487033 A 1/6页 4 形成准 SOI 结构的方法技术领域 0001 本发明涉及半导体技术领域，尤其涉及形成准绝缘体上硅(Silicon on Insulator，简称SOI)结构的方法。背景技术 0002 随着半导体技术的发展，集成电路的集成度越来越高，器件的特征尺寸(CD。

9、)越来越小。当器件的特征尺寸缩小到深亚微米(0.25微米以下称为深亚微米)，器件的漏电流增加，漏极感应势垒降低(DIBL，Drain induction barrier lower)效应以及短沟道效应越来越明显，成为器件尺寸缩小的需要克服的主要问题。 0003 超薄体(UTB)SOI器件结构是一种基于SOI衬底的MOS器件，硅膜厚度很薄，可以有效抑制短沟道效应降低关态泄漏电流。但是，为了实现良好的栅控制能力，超薄体SOI器件结构需要非常薄的硅膜，一般硅膜厚度要求小于1/4的栅长，这不仅对工艺提出苛刻的要求，而且超薄硅膜会导致迁移率降低、阈值电压增大以及性能涨落增大等问题，严重降低。

10、器件的性能；另一方面，自热效应、漏极端通过埋层对沟道区的耦合作用和阈值调节都是超薄体SOI器件结构存在的问题。 0004 为了解决超薄体SOI器件结构存在的问题，“王阳元、张兴、刘晓彦、康晋锋、黄如” 在中国科学E辑：信息科学2008年第38卷第6期第921932页发表的论文“32nm及其以下技术节点CMOS技术中的新工艺及新结构器件”公开了一种新型准SOI器件结构，可以有效克服以上所述的超薄体SOI器件结构存在的问题。图1为论文中给出的准SOI器件结构的剖面结构示意图，参考图1，该准SOI器件结构包括：衬底10；L型隔离结构11，位于所述衬底10中；栅极结构，包括：栅极21，位于栅。

11、极21和衬底10之间的栅介质层22，位于栅极21和栅介质层22周围的侧墙23；源区12、漏区13，位于衬底10中、所述L型隔离结构11上；源区延伸区14和漏区延伸区15，位于衬底10中、侧墙23和L型隔离结构11之间。论文中提出图1所示的准SOI器件结构的方法为：首先进行STI(浅沟槽隔离)工艺； STI工艺完成后，进行沟道阈值注入，调节阈值电压；之后，在衬底上形成栅介质层，在栅介质层上形成多晶硅层，在多晶硅层上形成氮化硅层和氧化层作为硬掩膜来保护后续刻蚀和氧化工艺对栅结构的影响；刻蚀形成栅极21和栅介质层22后，在栅极21和栅介质层22周围形成氧化层侧墙23；形成侧墙23后，用电。

12、感耦合等离子体(ICP，inductively coupled plasma)各向异性刻蚀源区区域和漏区区域，源区区域定义出源区的区域，漏区区域定义出漏区的区域；之后，在源区区域和漏区区域形成氮化硅侧墙，保护源区延伸区14和漏区延伸区15不在后续形成L型隔离结构11的过程中被氧化；接着，再用ICP刻蚀源区区域和漏区区域，利用低温湿氧氧化在源区区域和漏区区域和漏区区域周围形成L型隔离结构11；之后，湿法去除氮化硅侧墙，沉积多晶硅填充被刻蚀的源区区域和漏区区域，接着进行化学机械平坦化，湿法腐蚀多晶硅，进行源区12和漏区13离子注入，离子注入之后进行快速热退火，最后进行低氧、形成接触孔和。

13、金属互连线等后续工艺。 0005 然而，以上所述的现有技术的形成准SOI器件结构的方法，工艺复杂，特别是用多说明书CN 102487033 A 2/6页 5 晶硅填充源区区域和漏区区域外加化学机械平坦化，以及湿法腐蚀多晶硅；而且，源区和漏区采用多晶硅而非单晶硅，其电学性能受到影响。发明内容 0006 本发明解决的问题是现有技术的形成准SOI器件结构的方法复杂，而且源区和漏区采用多晶硅而非单晶硅，其电学性能受到影响。 0007 为解决上述问题，本发明提供一种形成准SOI结构的方法，包括： 0008 提供衬底，所述衬底包括第一半导体层，位于所述第一半导体层上的第一绝缘层，位于所述绝缘。

14、层上的第二半导体层； 0009 图形化所述第一绝缘层和所述第二半导体层，形成开口，暴露出所述第一半导体层； 0010 在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料； 0011 在所述开口内形成第二半导体材料，覆盖所述侧墙和所述第一半导体材料，且所述第二半导体材料的表面与所述第二半导体层的表面相平。 0012 可选的，还包括： 0013 在所述第二半导体材料和第二半导体层形成的表面上形成栅极结构，所述栅极结构包括：栅极、位于栅极和所述第二半导体材料和第二半导体层形成的表面之间的栅介质层以及位于所述栅极和栅介质层周围的侧墙； 0014 以所述栅极结构。

15、为掩膜，进行离子注入，在所述栅极结构两侧的衬底内形成源区和漏区。 0015 可选的，所述图形化所述第一绝缘层和所述第二半导体层，在所述衬底形成开口，暴露出所述第一半导体层包括： 0016 在所述第二半导体层上形成图形化的硬掩膜层； 0017 以所述图形化的硬掩膜层为掩膜，刻蚀所述第一绝缘层和所述第一半导体层，形成开口。 0018 可选的，所述硬掩膜层包括：氧化硅层和氮化硅层，所述氧化硅层位于所述第二半导体层上，所述氮化硅层位于所述氧化硅层上。 0019 可选的，在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料包括： 0020 形成第二绝缘层，覆盖所述。

16、图形化的硬掩膜层的表面、所述开口的底部和侧壁； 0021 回刻去除所述图形化的硬掩膜层的表面和开口底部的第二绝缘层，在所述开口的侧壁形成侧墙； 0022 在所述开口内形成预定高度的第一半导体材料； 0023 去除未被所述第一半导体材料覆盖的第二绝缘层，形成预定高度的侧墙。 0024 可选的，利用外延生长法在所述开口内形成预定高度的第一半导体材料。 0025 可选的，利用外延生长法在所述开口内形成第二半导体材料。 0026 可选的，所述外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。说明书CN 102487033 A 3/6页 6 0027 可选的，所述第二绝缘。

17、层的材料为氧化硅。 0028 可选的，所述形成氧化硅的方法为热氧化或者等离子增强型化学气相沉积。 0029 可选的，所述第二绝缘层的厚度为10埃200埃。 0030 可选的，所述第一绝缘层的厚度为100埃2000埃。 0031 可选的，所述第一半导体层、第二半导体层、第一半导体材料以及第二半导体材料选自单晶硅、单晶掺碳硅或者单晶锗硅。 0032 可选的，所述第一半导体层和所述第二半导体层为单晶硅，所述单晶硅的晶面指数为(100)，(110)或者(111)。 0033 可选的，所述预定高度为50nm300nm。 0034 与现有技术相比，本发明具有以下优点： 0035 本发明的形成准SOI结。

18、构的方法，提供包括第一半导体层、第一绝缘层、第二半导体层的衬底，也就是提供绝缘体上硅；在第一绝缘层和第二半导体层形成开口，暴露出第一半导体层；在开口的侧壁形成预定高度的侧墙、开口内形成预定高度的第一半导体材料；之后，在开口内形成第二半导体材料，覆盖侧墙和第一半导体材料，且第二半导体材料的表面与第二半导体层的表面相平。这样开口侧壁的预定高度的侧墙和第一半导体层上的第一绝缘层就构成了L型的隔离结构，之后，可以在第二半导体层和第二半导体材料上形成栅极结构，进行离子注入形成源区和漏区，与现有技术相比，形成工艺简单。 0036 而且，在具体实施例中，形成L型的隔离结构后，形成栅极结构，以及源。

19、区和漏区，其中源区和漏区与作为衬底使用的第二半导体层和第二半导体材料的材料相同，由于作为衬底使用的半导体材料均为单晶，因此源区和漏区也为单晶，这样可以解决现有技术使用多晶硅作为源区和漏区而产生的影响器件性能的问题。附图说明 0037 图1是现有技术的准SOI器件结构的剖面结构示意图； 0038 图2为本发明的具体实施方式的形成准SOI结构的方法的流程图； 0039 图3a图3g为本发明具体实施例的形成准SOI结构的方法的剖面结构示意图； 0040 图3h为在准SOI结构上形成栅极结构的剖面结构示意图。具体实施方式 0041 本发明具体实施方式的形成准SOI结构的方法，提供包括第一半导。

20、体层、第一绝缘层、第二半导体层的衬底，也就是提供绝缘体上硅；在第一绝缘层和第二半导体层形成开口，暴露出第一半导体层；在开口的侧壁形成预定高度的侧墙、开口内形成预定高度的第一半导体材料；之后，在开口内形成第二半导体材料，覆盖侧墙和第一半导体材料，且第二半导体材料的表面与第二半导体层的表面相平。这样开口侧壁的预定高度的侧墙和第一半导体层上的第一绝缘层就构成了L型的隔离结构，之后，可以在第二半导体层和第二半导体材料上形成栅极结构，进行离子注入形成源区和漏区，与现有技术相比，形成工艺简单。 0042 而且，在具体实施例中，形成L型的隔离结构后，形成栅极结构，以及源区和漏区，其中源区和漏区。

21、与作为衬底使用的第二半导体层和第二半导体材料的材料相同，由于作为衬底使用的半导体材料均为单晶，因此源区和漏区也为单晶，这样可以解决现有技术使用说明书CN 102487033 A 4/6页 7 多晶硅作为源区和漏区而产生的影响器件性能的问题。 0043 为了使本领域的技术人员可以更好的理解本发明，下面结合附图详细说明本发明的具体实施方式。 0044 图2为本发明的具体实施方式的形成准SOI结构的方法的流程图，参图图2，本发明具体实施方式的形成准SOI结构的方法包括： 0045 步骤S21，提供衬底，所述衬底包括第一半导体层，位于所述第一半导体层上的第一绝缘层，位于所述第一绝缘层上的。

22、第二半导体层； 0046 步骤S22，图形化所述第一绝缘层和所述第二半导体层，形成开口，暴露出所述第一半导体层； 0047 步骤S23，在所述开口的侧壁形成预定高度的侧墙，并在所述开口内形成所述预定高度的第一半导体材料； 0048 步骤S24，在所述开口内形成第二半导体材料，覆盖所述侧墙和所述第一半导体材料，且所述第二半导体材料的表面与所述第二半导体层的表面相平。 0049 图3a图3g为本发明具体实施例的形成准SOI结构的方法的剖面结构示意图，为了使本领域技术人员可以更好的理解本发明具体实施方式的形成准SOI结构的方法，下面结合具体实施例并结合参考图2和图3a图3g详细说明本发明具。

23、体实施方式的形成准 SOI结构的方法。 0050 结合参考图2和图3a，执行步骤S21，提供衬底30，所述衬底30包括第一半导体层31，位于所述第一半导体层31上的第一绝缘层32，位于所述第一绝缘层32上的第二半导体层33。本发明中，所述第一半导体层31的材料可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，例如砷化镓等III-V族化合物。第二半导体层33的材料可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，例如砷化镓等 III-V族化合物。本发明具体实施例中，所述第一半导体层31和所述第二半导体层33均选用单晶硅，晶面指数为(100)，(110)或。

24、者(111)。本发明中，第一绝缘层32的厚度为100 埃2000埃，且本发明具体实施例中，第一绝缘层32为氧化硅。 0051 结合参考图2和图3c，执行步骤S22，图形化所述第一绝缘层32和所述第二半导体层33，形成开口35，暴露出所述第一半导体层31。本发明具体实施方式中，形成图形化所述第一绝缘层32和所述第二半导体层33，形成开口35，暴露出所述第一半导体层31，具体为：参考图3b，在所述第二半导体层33上形成图形化的硬掩膜层34。参考图3c，以所述图形化的硬掩膜层34为掩膜，刻蚀所述第一绝缘层32和所述第二半导体层33，形成开口35。下面，详细说明本发明具体实施例的形成开口35。

25、的方法： 0052 参考图3b，在所述第二半导体层33上形成硬掩膜层34，本发明具体实施例中，硬掩膜层34包括：氧化硅层341和氮化硅层342，所述氧化硅层341位于所述第二半导体层 33上，所述氮化硅层342位于所述氧化硅层341上。其中，氧化硅层341作为氮化硅层342 与第二半导体层33之间的应力缓冲层。在其他实施例中，硬掩膜层也可以为单层结构。在硬掩膜层34上形成光刻胶层，即在氮化硅层342上形成光刻胶层，形成光刻胶层的方法可以为旋涂法、滴涂法或者刷涂法，本发明具体实施例中利用旋涂法形成光刻胶层。之后，对光刻胶层进行曝光、显影，形成图形化的光刻胶层，定义出开口的图形；然后，利用。

26、以图形化的光刻胶层为掩膜刻蚀硬掩膜层34，将图形化的光刻胶层上的图形转移至硬掩膜层34，形说明书CN 102487033 A 5/6页 8 成图形化的硬掩膜层34。 0053 参考图3c，以所述图形化的硬掩膜层34为掩膜，刻蚀所述第一绝缘层32和所述第二半导体层33，形成开口35。本发明具体实施例中，使用干法刻蚀所述第一绝缘层32和所述第二半导体层33，形成开口35。 0054 结合参考图2和图3e，执行步骤S23，在所述开口35的侧壁形成预定高度的侧墙 36，并在所述开口35内形成所述预定高度的第一半导体材料37。本发明具体实施例中，预定高度为50nm300nm。本发明具体实施。

27、例中，在所述开口35的侧壁形成预定高度的侧墙 36，并在所述开口35内形成所述预定高度的第一半导体材料37包括：参考图3d，形成第二绝缘层，覆盖所述图形化的硬掩膜层34的表面、所述开口35的底部和侧壁；回刻去除所述图形化的硬掩膜层的表面和开口底部的第二绝缘层，在所述开口的侧壁形成侧墙36。参考图3e，在所述开口35内形成预定高度的第一半导体材料37；去除未被所述第一半导体材料37覆盖的第二绝缘层，形成预定高度的侧墙36。具体为： 0055 参考图3d，形成第二绝缘层，覆盖所述图形化的硬掩膜层34的表面、所述开口35 的底部和侧壁。本发明具体实施例中，所述第二绝缘层的材料为氧化硅，形成氧。

28、化硅的方法为热氧化或者等离子增强型化学气相沉积。并且，在本发明具体实施例中，所述第二绝缘层的厚度为10埃200埃。回刻去除所述图形化的硬掩膜层34的表面和开口35底部的第二绝缘层，在所述开口35的侧壁形成侧墙36，由于第二绝缘层的材料为氧化硅，则侧墙 36为对第二绝缘层回刻后形成的，因此侧墙36的材料也为氧化硅，且其厚度为10埃 200埃。 0056 参考图3e，在所述开口35内形成预定高度的第一半导体材料37。本发明中，利用外延生长法在所述开口35内形成预定高度的第一半导体材料37。且，本发明中，外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。本发明具体实施。

29、例中，采用外延生长法中的垂直外延生长法生长第一半导体材料37，也就是说，沿垂直开口 35底部的方向生长第一半导体材料37。第一半导体材料37可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，例如砷化镓等III-V族化合物。本发明具体实施例中，第一半导体材料37可以为单晶硅，利用快速热化学气相沉积方法在所述开口35内形成预定高度的第一半导体材料37。形成预定高度的第一半导体材料37后，去除未被所述第一半导体材料37覆盖的第二绝缘层，形成预定高度的侧墙36，本发明具体实施例中，利用湿法刻蚀(例如氢氟酸)去除未被所述第一半导体材料37覆盖的第二绝缘层；在去除未被所述第一。

30、半导体材料37覆盖的第二绝缘层之前，首先需要将第二绝缘层之外的其他结构利用掩膜或者光刻胶进行保护。在本发明的其他实施例中，也可以利用干法刻蚀去除未被所述第一半导体材料37覆盖的第二绝缘层。 0057 结合参考图2和图3f，执行步骤S24，在所述开口35内形成第二半导体材料38，覆盖所述侧墙36和所述第一半导体材料37，且所述第二半导体材料38的表面与所述第二半导体层33的表面相平。本发明中，利用外延生长法在所述开口35内形成第二半导体材料38。且，本发明中，所述外延生长法选自：快速热化学气相沉积、超高真空化学气相沉积、分子束外延法。本发明具体实施例中，采用外延生长法中的水平外延生长。

31、法生成第二半导体材料38。半导体材料38的生长方向沿水平方向，也就是沿第一半导体材料37的表面方向，半导体材料38在垂直水平方向的生长速度很慢，也就是垂直第一半导体材料的表面方说明书CN 102487033 A 6/6页 9 向的生长速度很慢，水平方向和垂直水平方向的生长速度之比为1010.2，在本发明具体实施例中，优选1010.1。第二半导体材料38可以为单晶硅或单晶硅锗，或者单晶掺碳硅；或者还可以包括其它的材料，例如砷化镓等III-V族化合物。本发明具体实施例中，第二半导体材料38均选用单晶硅，利用快速热化学气相沉积方法在所述开口35内形成预定高度的单晶硅第二半导体材料3。

32、8。 0058 之后，参考图3g，并结合参考图3f，去除硬掩膜层，形成准SOI结构。本发明具体实施例中，利用湿法刻蚀去除硬掩膜层34，即利用湿法刻蚀去除氧化硅层341和氮化硅层 342。 0059 在本发明具体实施例中，形成图3g所示的准SOI结构后，继续在该结构形成栅极结构，参考图3h，具体为：在所述第二半导体层33和第二半导体材料38形成的表面上形成栅极结构，所述栅极结构包括：栅极41、位于栅极41和所述第二半导体层33和第二半导体材料38形成的表面之间的栅介质层42以及位于所述栅极41和栅介质层42周围的侧墙 43；以所述栅极结构为掩膜，进行离子注入，在所述栅极结构两侧的衬底内形。

33、成源区和漏区 (图中未示)。在本发明具体实施例中，形成源区、漏区后，可以进行退火工艺，退火工艺中的温度小于600。 0060 完成以上的工艺步骤后，可以继续形成接触孔以及互连线。 0061 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。说明书CN 102487033 A 1/4页 10 图1 图2 说明书附图CN 102487033 A 10 2/4页 11 图3a 图3b 图3c 图3d 说明书附图CN 102487033 A 11 3/4页 12 图3e 图3f 图3g 说明书附图CN 102487033 A 12 4/4页 13 图3h 说明书附图CN 102487033 A 13 。

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