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1、(10)申请公布号 CN 104242884 A (43)申请公布日 2014.12.24 C N 1 0 4 2 4 2 8 8 4 A (21)申请号 201310683722.7 (22)申请日 2013.12.13 10-2013-0066487 2013.06.11 KR H03K 17/22(2006.01) (71)申请人爱思开海力士有限公司 地址韩国京畿道 (72)发明人成河玟 (74)专利代理机构北京弘权知识产权代理事务 所(普通合伙) 11363 代理人俞波 毋二省 (54) 发明名称 集成电路 (57) 摘要 一种集成电路，包括：复位控制电路，适用于 当第一电压和第二电压。
2、中的一个具有比参考电平 低的电平时输出复位信号；和复位执行电路，适 用于基于复位信号来复位外围电路。 (30)优先权数据 (51)Int.Cl. 权利要求书1页 说明书9页 附图9页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书9页 附图9页 (10)申请公布号 CN 104242884 A CN 104242884 A 1/1页 2 1.一种集成电路，包括： 复位控制电路，所述复位控制电路适用于当第一电压和第二电压中的一个具有比参考 电平低的电平时输出复位信号；以及 复位执行电路，所述复位执行电路适用于基于所述复位信号来将外围电路复位。 2.如权利要求1。
3、所述的集成电路，其中，在所述第一电压和所述第二电压中的一个具 有比所述参考电平低的电平期间，所述复位控制电路保持所述复位信号激活。 3.如权利要求2所述的集成电路，其中，所述复位控制电路在所述复位信号的激活期 间保持所述外围电路初始化。 4.如权利要求1所述的集成电路，其中，在所述第一电压和所述第二电压中的一个具 有比所述参考电平低的电平期间，所述复位执行电路保持所述外围电路初始化。 5.如权利要求1所述的集成电路，其中，所述复位控制电路将所述第一电压和所述第 二电压中较高的一个作为所述复位信号输出。 6.如权利要求1所述的集成电路，其中，所述复位控制电路包括： 电压检测电路，所述电压检测电路。
4、适用于基于所述第一电压和所述第二电压中的一个 是否具有比所述参考电平低的电平来输出检测信号；以及 复位判定电路，所述复位判定电路适用于基于所述检测信号来输出所述复位信号。 7.如权利要求6所述的集成电路，其中，所述电压检测电路当所述第一电压和所述第 二电压中的一个具有比所述参考电平低的电平时输出激活的检测信号。 8.如权利要求6所述的集成电路，其中，所述电压检测电路包括： 第一电压检测器，所述第一电压检测器适用于当所述第一电压具有比所述参考电平低 的电平时输出第一检测信号；以及 第二电压检测器，所述第二电压检测器适用于当所述第二电压具有比所述参考电平低 的电平时输出第二检测信号。 9.如权利要。
5、求8所述的集成电路，其中，所述第一电压检测器利用所述第二电压作为 操作电压源，以及 所述第二电压检测器利用所述第一电压作为操作电压源。 10.如权利要求7所述的集成电路，其中，所述复位判定电路在所述检测信号的激活期 间激活所述复位信号。 权 利 要 求 书CN 104242884 A 1/9页 3 集成电路 0001 相关申请的交叉引用 0002 本申请要求2013年6月11日提交的申请号为10-2013-0066487的韩国专利申请 的优先权，其全部内容通过引用合并于此。 技术领域 0003 本发明涉及一种集成电路，更具体而言，涉及一种包括复位功能的集成电路。 背景技术 0004 当电源供应。
6、停止、或者电源降低至参考电平或低时，利用电源的电路无法执行正 常操作。另外，如果两个电源被提供为操作电压，则当一个电源的供应停止、或者该电源降 低至参考电平或低时，电路无法执行正常操作。在这种情况下，在电源和地之间形成异常电 流路径，使得电流损耗也会急剧增大。 0005 如上所述，当电源降低至参考电平或低时，需要初始化电路的操作，以稳定电路并 且改善电学特性。 发明内容 0006 本发明已经致力于提供一种能稳定电路并且改善电学特性的集成电路。 0007 本发明的一个实施例提供了一种集成电路，所述集成电路包括：复位控制电路，适 用于当第一电压和第二电压中的一个具有比参考电平低的电平时输出复位信号。
7、；以及复位 执行电路，适用于基于复位信号来将外围电路复位。 0008 本发明的另一个实施例提供了一种集成电路，所述集成电路包括：外围电路，利用 第一电压和第二电压中的一个或多个作为操作电压源；以及复位电路，适用于当第一电压 和第二电压中的一个具有比参考电平低的电平时将外围电路复位。 0009 根据本发明的实施例，可以稳定电路并且改善电学特性。 0010 前述概要仅是说明性的，并非意图以任何方式限定。除了以上所述的说明性的方 面、实施例和特性，参照附图和以下详细描述，另外的方面、实施例和特征将变得显然。 附图说明 0011 通过参照附图来描述本发明的详细实施例，本发明的以上和其他的特点和优点对 。
8、于本领域的技术人员将变得更加显然，其中： 0012 图1是说明根据本发明的一个实施例的集成电路的框图； 0013 图2是说明根据本发明的实施例的复位电路的框图； 0014 图3A和图3B是说明根据本发明的实施例的复位控制电路的框图； 0015 图4A和图4B是说明根据本发明的实施例的电压检测器的电路图； 0016 图5A和图5B是说明根据本发明的另一个实施例的电压检测器的电路图； 0017 图6是说明根据本发明的实施例的电压选择器的电路图； 说 明 书CN 104242884 A 2/9页 4 0018 图7是说明根据本发明的实施例的信号发生器的电路图； 0019 图8是说明根据本发明的实施例。
9、的复位控制电路的操作的波形图；以及 0020 图9A到图9E是说明根据本发明的实施例的集成电路的电路图。 具体实施方式 0021 在下文中，将参照附图详细地描述本发明的实施例。然而，本发明不限定于以下公 开的实施例，并且可以用不同的形式实施，而本发明的范围不限定于以下实施例。确切地 说，提供这些实施例更诚挚地且更全面地公开本发明，并向本发明所属领域的技术人员全 面地传达本发明的精神，并且应当理解的是，本发明的范围通过本发明的权利要求来限定。 在本公开中，附图标记在本发明的不同附图和实施例中与相同标号的部分直接相对应。 0022 附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对。
10、比例 做夸大处理。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件直接与另 一个部件耦接，也表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提 及，单数形式可以包括复数形式。 0023 图1是说明根据本发明的一个实施例的集成电路的框图。 0024 参见图1，集成电路包括复位电路10和外围电路20。 0025 外围电路20可以利用第一电压V1或第二电压V2作为操作电压源，或者可以将第 一电压V1和第二电压V2都用作操作电压源。这里，第一电压V1可以是从外部供应的电压， 例如VCC，而第二电压V2可以是内部产生的电压，例如VCCQ。外围电路20可以包括输入缓 冲器、输出缓。
11、冲器、电平移位器、传输门以及锁存器中的一种或多种。 0026 复位电路10可以复位利用第一电压V1或第二电压V2（其中之一的电平低于参考 电平）作为操作电压源的外围电路20。复位电路10可以连接至外围电路的输入端子或输 出端子、或者输入缓冲器、输出缓冲器、电平移位器、传输门以及锁存器中的一个或更多个。 这里，参考电平可以与NMOS晶体管的阈值电压相对应，并且以下将阐述详细描述。 0027 当电源的供应停止、然后再次开始时，可以执行用于初始化电路的复位操作。然 而，如果多个电源中之一降低成具有参考电平或低，则可以不执行复位操作。另外，当即使 执行复位操作电压源也不恢复成具有参考电平或高时，电路可。
12、能操作异常。 0028 在外围电路20在利用第一电压V1或第二电压V2（其中之一具有比参考电平低的 电平）作为操作电压源时，复位电路10保持外围电路复位，直到操作电压源的电平等于或高 于参考电平。即，当第一电压V1和第二电压V2的电平中的一个低于参考电平时，复位电路 10保持外围电路20复位或者初始化，直到第一电压V1和第二电压V2的电平等于或高于参 考电平。 0029 结果，通过防止电路的错误操作并且防止异常的电流路径形成，可以改善操作的 稳定性和外围电路20的电学特性。同时，复位电路20可以通过利用第一电压V1和第二电 压V2之中较高的电压来复位外围电路20。 0030 将更详细地描述复位。
13、电路10。 0031 图2是说明图1中所示的复位电路10的框图。 0032 参见图2，复位电路10包括复位控制电路11和复位执行电路12。复位控制电路 11可以当第一电压V1和第二电压V2中的一个具有比参考电平低的电平时输出复位信号 说 明 书CN 104242884 A 3/9页 5 SLPMODE。复位执行电路12可以基于复位信号SLPMODE来复位外围电路。这里，复位执行 电路12可以与外围电路20连接。 0033 具体地，在第一电压V1和第二电压V2中的一个具有比参考电平低的电平的同时 复位控制电路11可以激活复位信号SLPMODE。在这种情况下，复位控制电路11可以通过利 用第一电压。
14、V1和第二电压V2中较高的一个来输出复位信号SLPMODE。当第一电压V1和第 二电压V2都具有比参考电平高的电平、或者停止电源供应（意味着第一电压V1和第二电压 V2都具有比参考电平低的电平）时，控制电路11可以被去激活。 0034 另外，在复位信号SLPMODE的激活期间复位执行电路12保持外围电路初始化。即， 由于第一电压V1和第二电压V2中的一个具有比参考电平低的电平，复位执行电路12基于 使能的复位信号SLPMODE来保持外围电路初始化。 0035 在下文中，将更详细地描述复位控制电路。 0036 图3A和图3B是说明根据本发明的一个实施例的复位控制电路的框图。 0037 参见图3A。
15、，复位控制电路11包括电压检测电路110A和复位判定电路120。 0038 电压检测电路110A检测第一电压V1和第二电压V2中的每个的电平，并且被配置 成当第一电压V1和第二电压V2中之一的电平低于参考电平时输出检测信号POR_EXT和 POR_IO。在第一电压V1和第二电压V2中之一的电平低于参考电平期间，电压检测电路110A 可以保持检测信号POR_EXT或POR_IO激活。 0039 具体地，电压检测电路110A包括：第一电压检测器111A，用于当第一电压V1的电 平低于参考电平时输出第一检测信号POR_EXT；以及第二电压检测器112A，用于当第二电 压V2的电平低于参考电平时输出第。
16、二检测信号POR_IO。当电压V1和V2比参考电平高时， 电压检测器111A和112A分别输出具有低电平的检测信号POR_EXT和POR_IO，并且当电压 V1和V2比参考电平低时，电压检测器111A和112A分别输出电压V1和V2作为检测信号 POR_EXT和POR_IO。 0040 以下将描述第一电压检测器111A和第二电压检测器112A的配置。图4A和图4B 是说明根据本发明的实施例的电压检测器的电路图。 0041 参见图4A，第一电压检测器111A可以用至少晶体管M1至M5、反相器I1、I2和I3、 以及电阻器R来实施。 0042 作为一个实例，为PMOS晶体管的晶体管M1连接在施加第。
17、一电压V1的电源电压端 子和节点REF之间，并且接地电压VSS可以被施加至栅极。电阻器R可以连接在节点REF 与施加接地电压VSS的接地电压端子之间。 0043 反相器I1、I2和I3串联连接在节点REF和输出节点之间。第一电压V1被作为操 作电压供应至反相器I1、I2和I3。 0044 为PMOS晶体管的晶体管M4和M5串联连接在反相器I1的输出节点POR与电源电 压端子之间。晶体管M4的栅极与节点REF连接，而晶体管M5的栅极与反相器I2的输出节 点POR_N连接。 0045 当第一电压V1具有比参考电平低的电平时，晶体管M2导通。结果，第一电压V1 被传送至节点POR，并且通过反相器I2。
18、和I3第一检测信号POR_EXT以与第一电压V1相同 的电平输出。即，当第一电压V1具有比参考电平低的电平时，第一电压检测器111A将第一 电压V1作为第一检测信号POR_EXT输出。这里，参考电平与晶体管M3的阈值电压相对应。 说 明 书CN 104242884 A 4/9页 6 0046 当第一电压V1比参考电平（例如，晶体管M3的阈值电压）高时，晶体管M3导通。 结果，节点POR具有低电平，并且通过反相器I2和I3第一检测信号POR_EXT具有低电平。 即，当第一电压V1比参考电平高时，第一电压检测器111A输出具有低电平的第一检测信号 POR_EXT。 0047 参见图4B，第二电压检。
19、测器112A可以与第一电压检测器111A相同地配置。然而， 第二电压检测器112A与第一电压检测器111A的不同之处在于，施加第二电压V2，而不是第 一电压V1。 0048 相似地，当第二电压V2具有比参考电平低的电平时，第二电压检测器112A将第二 电压V2输出为第二检测信号POR_IO，该第二检测信号POR_IO具有与第二电压V2的电平相 同的电平。这里，参考电平与晶体管M3的阈值电压相对应。 0049 当第二电压V2比参考电平（例如，晶体管M3的阈值电压）高时，晶体管M3导通。结 果，节点POR具有低电平，而通过反相器I2和I3第二检测信号POR_IO具有低电平。即，当 第二电压V2比参。
20、考电平高时，第二电压检测器112A输出具有低电平的第二检测信号POR_ IO。 0050 如上所述，当电压V1和V2比参考电平高时，电压检测器111A和112A分别输出具 有低电平的检测信号POR_EXT和POR_IO，并且在电压V1和V2比参考电平低时的激活条件 下，将电压V1和V2作为检测信号POR_EXT和POR_IO输出。 0051 同时，如图3B中所示，第一电压检测器111B和112B也可以采用另外的形式来实 施。例如，第一电压检测器111B可以利用第二电压V2作为操作电压源，而第二电压检测器 112B可以利用第一电压V1作为操作电压源。即，第一电压检测器111B可以通过利用第二 电。
21、压V2来输出第一电压V1的第一检测信号VCC_N，并且通过利用第一电压V1来输出第二 电压V2的第二检测信号VCCQ_N。以下将更详细地描述一个实例。 0052 图5A和图5B是说明根据本发明的另一个实施例的电压检测器的电路图。 0053 参见图5A，第一电压检测器111B可以用至少晶体管M1、反相器I1和I2以及电阻 器R来实施。 0054 例如，电阻器R与施加第二电压V2的电源电压端子和节点VCC_NI连接。为NMOS 晶体管的晶体管M1可以连接在节点VCC_NI与施加接地电压VSS的接地电压端子连接，并 且第一电压V1可以被施加至栅极。反相器I1和I2串联连接在节点VCC_NI与输出节点。
22、之 间。在这种情况下，第二电压V2被供应至反相器I1和I2作为操作电压。 0055 当第一电压V1比参考电平低时，晶体管M1关断。结果，第二电压V2被传送至节 点VCC_NI，并且通过反相器I1和I2第一检测信号VCC_N以与第二电压V2（或者高电平） 的电平相同的电平输出。即，当第一电压V1具有比参考电平低的电平时，第一电压检测器 111B通过利用第二电压V2来输出第一检测信号VCC_N。这里，参考电平与晶体管M1的阈 值电压相对应。 0056 当第一电压V1比参考电平（例如，晶体管M1的阈值电压）高时，晶体管M1导通。 结果，节点VCC_NI具有低电平，并且通过反相器I1和I2第一检测信号。
23、VCC_N具有低电平。 即，当第一电压V1比参考电平高时，第一电压检测器111B输出具有低电平的第一检测信号 VCC_N。 0057 参见图5B，第二电压检测器112B可以与第一电压检测器111B相同地配置。然而， 说 明 书CN 104242884 A 5/9页 7 第二电压检测器112B与第一电压检测器111B的不同之处在于：第二电压V2被施加至晶体 管M1的栅极，而不是第一电压V1，并且第一电压V1被供应作为操作电压，而不是第二电压。 0058 相似地，当第二电压V2具有比参考电平低的电平时，第二电压检测器112B输出 具有与第一电压V1的电平相同的电平的第二检测信号VCCQ_N。即，当。
24、第二电压V2具有比 参考电平低的电平时，第一电压检测器111B输出高电平的第一电压V1作为第二检测信号 VCC_N。这里，参考电平与晶体管M1的阈值电压相对应。 0059 当第二电压V2比参考电平（例如，晶体管M1的阈值电压）高时，晶体管M1导通。 结果，节点VCCQ_NI具有低电平，并且通过反相器I1和I2第二检测信号VCCQ_N具有低电 平。即，当第二电压V2比参考电平高时，第二电压检测器112B输出具有低电平的第二检测 信号VCCQ_N。 0060 如上所述，当电压V1和V2比参考电平高时，电压检测器111B和112B输出具有低 电平的检测信号VCC_N和VCCQ_N，并且在电压V1和V。
25、2比参考电平低时的激活条件下输出 检测信号VCC_N和VCCQ_N。 0061 同时，电压检测电路可以包括图4的第一电压检测器111A和图5B的第二电压检 测器112B、或者图4B的第一电压检测器111B和图5A的第二电压检测器112A。 0062 再次参见图3A，复位判定电路120被配置成响应于检测信号POR_EXT和POR_IO而 输出复位信号SLPMODE。图3B中的复位判定电路120被配置成响应于检测信号VCC_N和 VCCQ_N而输出复位信号SLPMODE。另外，复位判定电路120也可以响应于检测信号POR_EXT 和VCC_N之中的一个检测信号和检测信号POR_IO和VCCQ_N之。
26、中一个检测信号而输出复位 信号SLPMODE。在下文中，将图3A中所示的复位判定电路120作为一个实例来描述。 0063 复位判定电路120被配置成响应于激活的检测信号POR_EXT或POR_IO而激活复 位信号SLPMODE输出。即，复位判定电路120被配置成当第一电压V1或第二电压V2比参考 电平低时激活复位信号SLPMODE。另外，复位判定电路120可以被配置成通过利用第一电压 V1和第二电压V2之中较高的电压来输出复位信号SLPMODE。即，复位判定电路120可以通 过利用第一电压V1和第二电压V2之中比参考电平高的正常电压来输出复位信号SLPMODE。 0064 复位判定电路120包。
27、括电压选择器121和信号发生器122。电压选择器121被配 置成输出第一电压V1和第二电压V2之中较高的电压。即，在第一电压V1和第二电压V2之 中较高的电压成为电压选择器121的输出电压VSLP。信号发生器122被配置成响应于检测 信号POR_EXT和POR_IO而输出具有电压选择器121的输出电压VSLP的复位信号SLPMODE。 以下将更详细地描述各个元件。 0065 图6是说明根据本发明的实施例的电压选择器的电路图。 0066 参见图6，电压选择器121包括晶体管M1至M6。 0067 晶体管M1和M2是PMOS晶体管并且串联连接在施加第一电压V1的第一电源电压 端子和施加第二电压V2。
28、的第二电源电压端子之间。晶体管M1的栅极与第二电源电压端子 连接，而晶体管M2的栅极与第一电源电压端子连接。 0068 这里，晶体管M1和M2的连接节点是输出节点VSLP。当第一电压V1具有比参考电 平低的电平时，晶体管M2导通，并且高于参考电平的第二电压V2被传送至输出节点VSLP。 即，当第一电压V1具有比参考电平低的电平时，第二电压V2是输出电压VSLP。 0069 同样地，当第二电压V2具有比参考电平低的电平时，晶体管M1导通，比参考电平 说 明 书CN 104242884 A 6/9页 8 高的第一电压V1被传送至输出节点VSLP。即，当第二电压V2具有比参考电平低的电平时， 第一电。
29、压V1是输出电压VSLP。 0070 同时，PMOS晶体管的体偏压需要始终为高，使得可以晶体管M3、M4、M5以及M6额 外地实施。例如，晶体管M3和M4串联连接在第一电源电压端子和输出节点VSLP之间。与 第一电源电压端子连接的晶体管M3的栅极与输出节点VSLP连接，并且与输出节点VSLP连 接的晶体管M4的栅极与第一电源电压端子连接。 0071 晶体管M5和M6串联连接在输出节点VSLP和第二电源电压端子之间。与输出节 点VSLP连接的晶体管M5的栅极与第二电源电压端子连接，并且与第二电源电压端子连接 的晶体管M6的栅极与输出节点VSLP连接。负载电容C可以与输出节点VSLP连接。 007。
30、2 图7是说明根据本发明的实施例的信号发生器的电路图。 0073 参见图7，信号发生器121包括：晶体管M1、M2、M3、M4和M5、逻辑器件L以及反相 器I1、I2、I3、I4和I5。 0074 当输入第一检测信号POR_EXT或VCC_N和第二检测信号POR_IO或VCCQ_N、并且第 一电压V1和第二电压V2中的一个具有比参考电平低的电平时，逻辑器件L基于检测信号 VCC_N和VCCQ_N中激活的一个输出具有低电平的信号PREB。电压选择器的输出电压VSLP 可以被施加至逻辑器件L作为操作电压。 0075 反相器I1基于第二检测信号POR_IO或VCCQ_N输出信号NODE1。在这种情况。
31、下， 由于第二电压V2被施加至反相器I1作为操作电压，所以即使第二检测信号POR_IO被施加 低电平，当第二电压V2比参考电平低时，输出信号NODE1也可以具有低电平。 0076 反相器I2基于第一检测信号POR_EXT或VCC_N输出信号NODE2。在这种情况下， 由于第一电压V1被施加至反相器I2作为操作电压，所以即使第一检测信号POR_EXT被施 加低电平，当第一电压V1比参考电平低时，第一检测信号POR_EXT也可以不反相，并且输出 信号NODE1可以具有低电平。 0077 晶体管M1、M2和M3串联连接在被施加电源选择器的输出电压VSLP的电源电压端 子与接地电压端子之间。逻辑器件L。
32、的输出信号PREB被施加至晶体管M1的栅极，反相器 I1的输出信号NODE1被施加至晶体管M2的栅极，以及反相器I2的输出信号NODE2被施加 至晶体管M3的栅极。 0078 锁存器LAT的第一节点连接至晶体管M1与M2的连接节点，而锁存器LAT的第二 节点与反相器I5的输入端子连接。复位信号SLPMODE从反相器I5输出，电压选择器121 的输出电压VSLP被供应至锁存器LAT和反相器I5作为操作电压。基于第一检测信号POR_ EXT操作的晶体管M4和基于第二检测信号POR_IO操作的晶体管M5并联连接在反相器I5 的输入端子和接地端子之间。 0079 在下文中，将描述包括前述元件的复位控制。
33、电路的操作。 0080 图8是说明根据本发明的实施例的复位控制电路的操作的波形。 0081 参见图7和图8，将描述第一电压V1具有比参考电平低的电平的第一时段T1、第 二电压V2具有比参考电平低的电平的第二时段T2、以及其余的时段。 0082 第一时段T1 0083 当第一电压V1具有比参考电平低的电平、或者停止第一电压V1的供应时，如参照 图4A所述，为第一电压V1的第一检测信号POR_EXT根据第一电压V1具有比参考电平低的 说 明 书CN 104242884 A 7/9页 9 电平。由于第二电压V2比参考电平高，如参照图4B所述，所以第二检测信号POR_IO具有 低电平。即，全部的检测信。
34、号POR_EXT和POR_IO具有比参考电平低的电平。 0084 响应于检测信号POR_EXT和POR_IO，逻辑器件L输出具有与第二电压V2的电平相 同电平的信号PREB，反相器I1输出具有高电平的信号NODE1。由于第一电压V1被供应至 反相器I2作为操作电压，所以即使第一检测信号POR_EXT具有低电平，反相器I2也输出具 有低电平的信号NODE2。 0085 同时，第二电压V2成为电压选择器121的输出电压VSLP，并且输出电压VSLP被供 应至电源电压端子以及反相器I3、I4和I5作为操作电压。 0086 基于信号PREB、NODE1和NODE2，晶体管M1和M2导通，而晶体管M3关。
35、断。结果，在 晶体管M1和M2的连接节点处的电压SLP是第二电压V2，而具有高电平的复位信号SLPMODE 经由锁存器LAT和反相器I5输出。即，当第一电压V1具有比参考电平低的电平或者停止 第一电压V1的供应时，电压选择器121的与第二电压V2相对应的输出电压VSLP作为复位 信号SLPMODE输出。 0087 同时，即使第一电压V1具有比参考电平低的电平，晶体管M5也基于通过比参考电 平高的第二电压V2产生的第二检测信号POR_IO而稳定地导通，并且反相器I5的输入端子 被固定成具有低电平。因此，复位信号SLPMODE被稳定地输出成具有高电平。晶体管M4和 M5可以被去除。另外，复位信号S。
36、LPMODE在第一电压V1具有比参考电平低的电平的时段 T1保持高电平。 0088 具有高电平的复位信号SLPMODE被输入至复位电路，并且复位电路基于复位信号 SLPMODE而保持外围电路初始化。以下将描述详细的内容。 0089 第二时段T2 0090 当第二电压V2具有比参考电平低的电平、或者停止第二电压V2的供应时，如参照 图4B所述，第二检测信号POR_IO根据第二电压V2具有比参考电平低的电平。由于第一电 压V1比参考电平高，如参照图4A所述，所以第一检测信号POR_EXT具有低电平。即，全部 的检测信号POR_EXT和POR_IO具有比参考电平低的电平。 0091 由于全部的检测信。
37、号POR_EXT和POR_IO具有低电平，所以复位信号SLPMODE输 入成具有与在第一部分T1中相似的高电平。然而，第一电压V1是电压选择器的输出电压 VSLP，与第一电压V1相对应的电压选择器的输出电压VSLP作为复位信号SLPMODE输出。 0092 具有高电平的复位信号SLPMODE被输入至复位电路，并且复位电路基于复位信号 SLPMODE保持外围电路初始化。以下将描述详细的内容。 0093 其余的时段 0094 如果全部的第一电压V1和第二电压V2比参考电平高，则电路执行正常的操作，而 不保持外围电路初始化，因为复位信号SLPMODE输出成具有低电平，并且不执行复位操作。 0095 。
38、另外，如果全部的第一电压V1和第二电压V2比参考电平低，由于电路的全部元件 不操作，所以不产生异常电流路径。 0096 在下文中，将描述复位操作。 0097 图9A到图9E是说明根据本发明的实施例的集成电路的电路图。 0098 参见图9A，晶体管M1、M2、M3和M4以及反相器I1形成电平移位器。电平移位器 当第一电压V1作为输入电压IN输入时将第二电压V2作为输出电压OUT输出。 说 明 书CN 104242884 A 8/9页 10 0099 基于复位信号SLPMODE操作的复位电路M5和M6与电平移位器的输入端子连接。 当第一电压V1具有比参考电平低的电平时，复位信号SLPMODE被激活。
39、，并且在第一电压V1 具有比参考电平低的电平的时段的激活条件下复位电路M5和M6基于复位信号SLPMODE将 电平移位器的输出电压OUT初始化为第二电压V2。 0100 复位电路的晶体管M6可以防止异常的电流路径经由晶体管M2和M4形成，因为晶 体管M4异常导通。即，复位电路的晶体管M6可以基于复位信号而将晶体管M4关断。 0101 参见图9B，如果电平移位器的输出电压被设定成初始化操作的接地电压，则复位 电路可以与电平移位器的输出端子连接。具体地，复位电路包括晶体管M5，并且还可以包括 晶体管M5-1、M5-2和M5-3之中的至少一个。晶体管M5可以将输出电压OUT设定为接地电 压。晶体管M。
40、5-1、M5-2和M5-3可以防止异常的电流路径形成。 0102 参见图9C，基于复位信号SLPMODE操作的复位电路M1或M2可以与输入有电压IN 的锁存器的输入端子、或者输出电压OUT的锁存器LAT的输出端子连接。复位电路M1或M2 可以被实施为NMOS晶体管。 0103 参见图9D，复位电路M1或M2可以被实施为PMOS晶体管。在这种情况下，复位电 路M1或M2可以基于反相复位信号SLPMODE_N操作。 0104 参见图15，复位电路M3或M4可以与基于反相器I1的使能信号EN和反相使能信 号EN_N操作的传输门TG连接。即，基于复位信号SLPMODE操作的复位电路M3或M4可以 与输。
41、入有电压IN的传输门TG的输入端子、或者输出电压OUT的传输门TG的输出端子连接。 复位电路M1或M2可以被实施为NMOS晶体管。如图9D中所示，在复位电路M3或M4被实施 为PMOS晶体管的情况下，复位电路M1或M2可以基于反相的复位信号SLPMODE_N来操作。 0105 如上所述，在附图和说明书中公开了实施例。出于说明的目的，在本文中利用了特 定的术语，但是特定的术语不限制如权利要求中所限定的本发明的范围。因此，本领域的技 术人员将理解的是，在不脱离本公开的范围和精神的情况下可以进行各种修改和另外的等 同实例。因此，将通过所附权利要求的技术精神来限定本发明的独有的技术保护范围。 0106。
42、 通过以上实施例可以看出，本申请提供了以下的技术方案。 0107 技术方案1.一种集成电路，包括： 0108 复位控制电路，所述复位控制电路适用于当第一电压和第二电压中的一个具有比 参考电平低的电平时输出复位信号；以及 0109 复位执行电路，所述复位执行电路适用于基于所述复位信号来将外围电路复位。 0110 技术方案2.如技术方案1所述的集成电路，其中，在所述第一电压和所述第二电 压中的一个具有比所述参考电平低的电平期间，所述复位控制电路保持所述复位信号激 活。 0111 技术方案3.如技术方案2所述的集成电路，其中，所述复位控制电路在所述复位 信号的激活期间保持所述外围电路初始化。 011。
43、2 技术方案4.如技术方案1所述的集成电路，其中，在所述第一电压和所述第二电 压中的一个具有比所述参考电平低的电平期间，所述复位执行电路保持所述外围电路初始 化。 0113 技术方案5.如技术方案1所述的集成电路，其中，所述复位控制电路将所述第一 电压和所述第二电压中较高的一个作为所述复位信号输出。 说 明 书CN 104242884 A 10 9/9页 11 0114 技术方案6.如技术方案1所述的集成电路，其中，所述复位控制电路包括： 0115 电压检测电路，所述电压检测电路适用于基于所述第一电压和所述第二电压中的 一个是否具有比所述参考电平低的电平来输出检测信号；以及 0116 复位判定。
44、电路，所述复位判定电路适用于基于所述检测信号来输出所述复位信 号。 0117 技术方案7.如技术方案6所述的集成电路，其中，所述电压检测电路当所述第一 电压和所述第二电压中的一个具有比所述参考电平低的电平时输出激活的检测信号。 0118 技术方案8.如技术方案6所述的集成电路，其中，所述电压检测电路包括： 0119 第一电压检测器，所述第一电压检测器适用于当所述第一电压具有比所述参考电 平低的电平时输出第一检测信号；以及 0120 第二电压检测器，所述第二电压检测器适用于当所述第二电压具有比所述参考电 平低的电平时输出第二检测信号。 0121 技术方案9.如技术方案8所述的集成电路，其中，所述。
45、第一电压检测器利用所述 第二电压作为操作电压源，以及 0122 所述第二电压检测器利用所述第一电压作为操作电压源。 0123 技术方案10.如技术方案7所述的集成电路，其中，所述复位判定电路在所述检测 信号的激活期间激活所述复位信号。 0124 技术方案11.如技术方案6所述的集成电路，其中，所述复位判定电路在所述第一 电压和所述第二电压中的一个具有比所述参考电平低的电平期间激活所述复位信号。 0125 技术方案12.如技术方案6所述的集成电路，其中，所述复位判定电路将所述第一 电压和所述第二电压中较高的一个作为所述复位信号输出。 0126 技术方案13.如技术方案6所述的集成电路，其中，所述。
46、复位判定电路包括： 0127 电压选择器，所述电压选择器适用于将所述第一电压和所述第二电压中较高的一 个输出；以及 0128 信号发生器，所述信号发生器适用于基于所述检测信号将所述第一电压和所述第 二电压中较高的一个作为所述复位信号输出。 0129 技术方案14.如技术方案1所述的集成电路，其中，所述参考电平与NMOS晶体管 的阈值电压相对应。 0130 技术方案15.一种集成电路，包括： 0131 外围电路，所述外围电路利用第一电压和第二电压中的一个或更多个作为操作电 压源；以及 0132 复位电路，所述复位电路适用于当所述第一电压和所述第二电压中的一个具有比 参考电平低的电平时将所述外围电。
47、路复位。 0133 技术方案16.根据技术方案15所述的集成电路，其中，在所述第一电压和所述第 二电压中的一个具有比参考电平低的电平期间，所述复位电路保持所述外围电路初始化。 0134 技术方案17.如技术方案15所述的集成电路，其中，所述复位电路通过利用所述 第一电压和所述第二电压中较高的一个将所述外围电路复位。 0135 技术方案18.如技术方案15所述的集成电路，其中，所述外围电路与所述复位电 路的输入端子或输出端子连接。 说 明 书CN 104242884 A 11 1/9页 12 图1 图2 说 明 书 附 图CN 104242884 A 12 2/9页 13 图3A 图3B 说 明。
48、 书 附 图CN 104242884 A 13 3/9页 14 图4A 图4B 说 明 书 附 图CN 104242884 A 14 4/9页 15 图5A 图5B 说 明 书 附 图CN 104242884 A 15 5/9页 16 图6 图7 说 明 书 附 图CN 104242884 A 16 6/9页 17 图8 说 明 书 附 图CN 104242884 A 17 7/9页 18 图9A 说 明 书 附 图CN 104242884 A 18 8/9页 19 图9B 图9C 说 明 书 附 图CN 104242884 A 19 9/9页 20 图9D 图9E 说 明 书 附 图CN 104242884 A 20 。