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1、(10)申请公布号 CN 103022006 A (43)申请公布日 2013.04.03 C N 1 0 3 0 2 2 0 0 6 A *CN103022006A* (21)申请号 201310020817.0 (22)申请日 2013.01.21 H01L 23/528(2006.01) H01L 27/06(2006.01) H01L 21/768(2006.01) H01L 21/8232(2006.01) (71)申请人贵州大学 地址 550025 贵州省贵阳市贵州大学花溪北 校区科技处 (72)发明人傅兴华 马奎 杨发顺 林洁馨 (74)专利代理机构贵阳中新专利商标事务所 521。
2、00 代理人吴无惧 (54) 发明名称 一种基于外延技术的三维集成功率半导体及 其制作方法 (57) 摘要 本发明公开了一种基于外延技术的三维集成 功率半导体及其制作方法，集成的大功率器件是 VDMOS，在常规硅基厚外延高压BCD工艺前，加入 了制作基底材料的步骤，该步骤以杂质浓度大于 19次方数量级的重掺杂N型硅片作为衬底材料， 包括三次外延层生长，采用该方法制作的集成功 率半导体满足横向介质隔离、纵向结隔离，高集成 度，低隔离岛之间漏电流。 (51)Int.Cl. 权利要求书1页 说明书4页 附图1页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 。
3、4 页 附图 1 页 1/1页 2 1.一种基于外延技术的三维集成功率半导体，其特征在于：所述集成功率半导体从下 至上依次包括重掺杂N型硅片、第一层轻掺杂N型外延层、第二层轻掺杂N型外延层和第 三层轻掺杂N型外延层，第二层轻掺杂N型外延层和第三层轻掺杂N型外延层之间包含P_ bulk层，P_bulk层上方的第三层轻掺杂N型外延层中包含PBL、P_sink区和N_sink区，第 二、三层轻掺杂N型外延层中有填充槽，槽内为填充介质。 2.根据权利要求1所述的一种基于外延技术的三维集成功率半导体，其特征在于：填 充槽内的填充介质包括SiO 2 或SiO 2 与多晶硅的组合物。 3.一种制作权利要求1。
4、和2中集成功率半导体的方法，包括BCD工艺步骤，其特征在 于：在BCD工艺步骤之前还包括制作基底材料的步骤： 首先选择杂质浓度大于19次方数量级的重掺杂N型硅片作衬底材料，先在衬底硅片上 生长一层轻掺杂N型外延层，接下来在P_bulk层对应区域进行光刻、刻蚀、硼杂质注入及退 火； 去掉表面氧化层后进行第二层轻掺杂N型外延层生长，然后再在P_bulk层对应区域进 行套刻、刻蚀、硼杂质注入及退火，在对P_bulk层做体引出的位置进行PBL套刻、刻蚀、硼杂 质注入及退火； 去掉表面氧化层后进行第三层轻掺杂N型外延层生长，然后在NPN晶体管的集电极引 出处和PNP晶体管的基极引出处进行重掺杂N_sin。
5、k区的套刻、刻蚀、磷杂质注入，在对P_ bulk层做体引出的位置进行P_sink区的套刻、刻蚀、硼杂质注入； 经氧化退火在硅片表面生长一层SiO 2 ，刻蚀掉槽区的SiO 2 后进行挖槽回填，回填的介 质包括单一的SiO 2 或者SiO 2 与多晶硅的组合物。 权 利 要 求 书CN 103022006 A 1/4页 3 一种基于外延技术的三维集成功率半导体及其制作方法 技术领域 0001 本发明涉及一种基于硅外延技术，能够用于制造低损耗功率集成电路的三维集成 功率半导体及其制作方法。 背景技术 0002 集成功率半导体技术是实现半导体功率集成电路的基础和关键，这一技术的不断 进步，推动着电子。
6、信息系统和电力电子系统不断往集成化、智能化、低功耗化、高稳定性和 可靠性等方面发展。在单芯片集成的功率半导体技术中，前提条件是要具备良好的隔离结 构，确保各器件之间的电绝缘；其关键是在于高、低压器件制作工艺的兼容性，只有工艺上 相互兼容的器件集成到一起，才能保证各器件的性能满足应用要求，同时也尽可能降低生 产成本；可集成的大功率器件是核心，不同类型的大功率器件决定了功率集成电路不同的 应用领域。 0003 当前集成功率半导体的主要技术是BCD(Bioplar，CMOS，DMOS)工艺，硅基厚外 延高压BCD工艺占据着主要份额，在这种工艺中，器件之间主要是通过反偏PN结进行隔 离，在经过必须的长。
7、时间高温过程后，隔离扩散会很大，并且反偏PN结存在漏电流，会影响 整个电路的功耗，各种器件的电极都是从芯片表面引出，集成的大功率器件主要是LDMOS （Laterally Diffused MOS，横向扩散MOS器件），或者是LIGBT（Laterally Insulated Gate Bipolar Translator，横向绝缘栅双极型晶体管），或者是漏极从硅片表面引出的VDMOS （Vertical Diffused MOS，纵向扩散MOS器件），这些器件不光会占用较多的芯片面积，还会 给高压互连以及芯片热设计等带来困难。 发明内容 0004 本发明要解决的技术问题是：提供一种基于外延技。
8、术的三维集成功率半导体及其 制作方法，扩展常规BCD工艺方法，满足横向介质隔离、纵向结隔离，可用于制作出高集成 度，低隔离岛间漏电流的功率集成电路。 0005 本发明的技术方案是：一种基于外延技术的三维集成功率半导体，集成功率半导 体从下至上依次包括重掺杂N型硅片、第一层轻掺杂N型外延层、第二层轻掺杂N型外延层 和第三层轻掺杂N型外延层，第二层轻掺杂N型外延层和第三层轻掺杂N型外延层之间包 含P_bulk层，P_bulk层上方的第三层轻掺杂N型外延层中包含PBL、P_sink区和N_sink 区，第二、三层轻掺杂N型外延层中有填充槽。填充介质包括SiO 2 或者SiO 2 与多晶硅的组 合物。。
9、 0006 一种上述基于外延技术的三维集成功率半导体的制作方法，包括基底材料制作步 骤和常规BCD工艺步骤。 0007 选取重掺杂的N型硅片作为衬底材料（杂质浓度在19次方数量级以上），先在衬底 硅片上生长一定厚度的轻掺杂N型外延层，外延层的厚度和浓度由隔离结构以及VDMOS的 耐压决定。接下来在P_bulk层对应区域进行光刻、刻蚀、硼杂质注入及退火。去掉表面氧 说 明 书CN 103022006 A 2/4页 4 化层后进行第二次轻掺杂N型外延层生长，这一外延层的厚度和浓度由P_bulk层的耐压决 定。然后再在P_bulk层对应区域进行套刻、刻蚀、硼杂质注入及退火，在需要对P_bulk层 做。
10、体引出的位置进行PBL（P-type Buried Layer，P型埋层）套刻、刻蚀、硼杂质注入及退 火。去掉表面氧化层后进行第三次轻掺杂N型外延层生长，第三外延层的厚度和浓度主要 由低压器件的耐压决定。然后在NPN晶体管的集电极引出处、PNP晶体管的基极引出处进 行重掺杂N_sink（N型穿透）区的套刻、刻蚀、磷杂质注入，在需要对P_bulk做体引出的位 置进行P_sink（P型穿透）区的套刻、刻蚀、硼杂质注入。经氧化退火在硅片表面生长一定 厚度的SiO 2 （二氧化硅），刻蚀掉槽区的SiO 2 后进行挖槽回填工艺，回填的介质可以是单一 的SiO 2 ，也可以是“SiO 2 +非掺杂多晶硅”。
11、，后者无具体混合比例。多晶硅仅用于填充SiO 2 未 填充满的空间。若槽内填充的是“SiO 2 +多晶硅”，则需将表面的多晶硅去掉，并使硅片表面 平坦化。至此完成了半绝缘基底材料的制备。 0008 将硅片表面的多晶硅和SiO 2 （二氧化硅）去除掉，并使硅片表面平坦化后，接下来 的工艺全部在轻掺杂外延层一侧进行（除了最后的减薄和背面金属化工艺），这些工艺和常 规BCD的工艺步骤基本一致。首先是P阱（或者N阱）的套刻、注入及退火；接下来进行场氧 化和有源区光刻及刻蚀；刻蚀出有源区窗口后，为了得到VDMOS的厚栅氧化层和低压MOS的 薄栅氧化层，先生长较厚的栅氧化层，将低压MOS的栅极对应区域的厚。
12、栅氧化层去除，再生 长一层薄的栅氧化层；淀积一定厚度的多晶硅，进行多晶硅刻蚀和氧化，多晶硅掺杂由后续 的N+（或者P+）自对准注入时一道完成；接下来进行body区（VDMOS的体区）的套刻、刻蚀、 注入及退火；然后进行ZP（齐纳二极管的重掺杂P型区）的套刻、刻蚀、注入及退火；接着是 N+区套刻、刻蚀、注入及退火，P+区套刻、刻蚀、注入及退火；然后用LPCVD（低压化学气相 沉积）淀积较厚的SiO 2 （二氧化硅），对SiO 2 （二氧化硅）进行增密，同时起到对N+区和P+ 区的退火作用；然后进行接触孔光刻及刻蚀、淀积金属层、金属层反刻、生长表面钝化层、光 刻及刻蚀TOPSIDE（在钝化层上开出。
13、的作为压焊点或测试点的窗口）窗口。最后，将重掺杂 衬底减薄至一定厚度（具体厚度由生产条件及器件参数要求决定），再进行背面金属化。 0009 本发明的工作原理分析如下：在重掺杂的衬底片上先生长一层较厚的同型轻掺杂 外延层，在除VDMOS对应区域外的其他区域注入相反类型的杂质，再生长一层和衬底掺杂 类型相同的外延层，然后也在除VDMOS对应区域外的其他区域注入相反类型的杂质，在体 引出位置进行埋层光刻及注入，再生长一层和衬底掺杂类型相同的外延层，然后分别进行N 型和P型穿透区的光刻和注入，经氧化退火后得到挖槽时用的掩蔽层。挖槽、回填介质、并 将表面介质层全部去除后，得到了制作三维集成功率芯片所需的。
14、半绝缘基底材料。根据不 同的应用，可选取n次外延加上n-1次杂质注入来实现满足需求的半绝缘基底材料。 0010 经上述步骤制作出半绝缘基底材料后，采用和常规BCD完全一样的工艺步骤，制 作出的功率集成电路中所含的大功率器件为VDMOS，并且VDMOS的漏极是从芯片背面引出， 器件与器件的横向之间为介质隔离，低压器件和衬底之间为PN结隔离。将大功率VDMOS器 件的漏极从功率集成芯片的背面引出，有利于提高功率集成芯片的功率密度、提高硅材料 的利用率、降低高压互连的难度、降低热设计问题的复杂度。 0011 本发明与现有技术相比，具有以下优点： 集成的大功率器件是VDMOS，并且将VDMOS的漏极从。
15、芯片背面引出，实现单芯片的三维 集成，提高了功率集成电路的功率密度，降低了高压互联的复杂度。大功率VDMOS的漂移区 说 明 书CN 103022006 A 3/4页 5 和衬底之间通过在P_bulk层上开出的杂质类型相反的窗口连接起来，即实现了VDMOS的垂 直导电通路，又保证了各低压器件和衬底之间的电绝缘。各器件横向之间采用介质隔离，节 省了芯片面积，降低了因隔离部分存在的漏电流而引起的功率损耗。 附图说明 0012 图1为本发明的半绝缘基底结构剖面图，图中Si代表硅，SiO2代表二氧化硅，Poly 代表多晶硅，N+ substrate代表重掺杂的N型衬底，P_bulk层代表P型夹层，N-。
16、代表轻掺 杂的N型层，PBL代表P型埋层，P_sink区代表P型穿透区。 0013 图2为本发明的结构剖面图，图中NSD代表N型重掺杂区，PSD代表P型重掺杂区， N_sink区代表N型穿透区，S代表MOS管的“源极”，G代表MOS管的“栅极”，D代表MOS管 的“漏极”，C代表双极型晶体管的“集电极”，B代表双极型晶体管的“基极”，E代表双极型 晶体管的“发射极”，Vdd代表“+”电位，GND代表“地”电位。 具体实施方式 0014 如图2，一种基于外延技术的三维集成功率半导体，集成的大功率器件是VDMOS， 集成功率半导体从下至上依次包括重掺杂N型硅片、第一层轻掺杂N型外延层、第二层轻掺 。
17、杂N型外延层和第三层轻掺杂N型外延层，第二层轻掺杂N型外延层和第三层轻掺杂N型 外延层之间包含P_bulk层，P_bulk层上方的第三层轻掺杂N型外延层中包含PBL、P_sink 区和N_sink区，第二、三层轻掺杂N型外延层中有填充槽。填充介质为SiO 2 与多晶硅的组 合物。 0015 如图1，第一步是半绝缘基底材料的制备。首先准备衬底材料，重掺杂衬底硅片选 用电阻率为0.0020.004cm的N掺砷硅片，或者电阻率为0.0080.02cm的 N掺锑硅片。先在衬底片的抛光面生长厚度在20?m左右，杂质浓度为2.5e15的N-外 延层。然后在外延层上通过热氧化（1050湿氧氧化）生长6000。
18、?左右的氧化层。在进行第 一次P_bulk层光刻/腐蚀的同时开出对位标记窗口，经过预氧化（950湿氧氧化生长1000 ?左右的杂质挡避氧化层）、低硼注入（注入剂量：8.0e12，注入能量：80KeV）、退火（850 氮气环境下退火30分钟）后，再在1050条件下湿氧氧化生长4000?左右的氧化层，将表 面氧化层去除后，对位标记对应的区域要比周围区域矮1500?左右，从而得到了后续工艺 套刻用的对位标记。接下来进行第二次N-外延层的生长，这一外延层的厚度为5?m，杂质 浓度为2.5e15。外延过后进行第二次P_bulk层光刻、腐蚀、注入及退火，光刻版以及其他 工艺条件和第一次P_bulk层的一样。
19、。用作反偏PN结隔离的P型隔离墙需要通过PBL（P 型埋层）和P_sink区（P型穿透区）对通扩散来形成，所以在第三次外延之前必须在P型隔 离墙对应的位置做上PBL。完成PBL的套刻、腐蚀、注入及退火后进行第三次N-外延层生 长，第三层外延的厚度为11?m，杂质浓度为2.5e15。然后是进行N_sink区（N型穿透区） 和P_sink区的套刻、腐蚀、注入及退火，N_sink区是为了降低NPN晶体管的集电极串联电 阻和PNP晶体管的基极串联电阻。在进行N_sink区和P_sink区退火的同时在硅片表面生 长一层较厚的氧化层，刻蚀掉槽区的SiO 2 后进行挖槽回填工艺，槽的宽度为1.6?m，在纵向。
20、 上槽需要穿通顶层的N-外延层到达P_bulk层，在槽底有一部分嵌在P_bulk层中。回填的 介质为“SiO 2 +非掺杂多晶硅”，先通过热氧化在槽壁上生长一定厚度的SiO 2 具体厚度由槽 说 明 书CN 103022006 A 4/4页 6 的耐压决定），然后淀积多晶硅将槽填满。介质回填完成后通过CMP（Chemical Mechanical Polishing，化学机械研磨）抛完硅片表面的多晶硅和SiO 2 。至此完成了基底材料的制备。 0016 第二步是各种器件以及电路的实现。抛完表面的多晶硅和SiO 2 ，并且表面平坦化 后，接下来的工艺全部在轻掺杂外延层上进行（除了最后的减薄和背面。
21、金属化工艺），这些 工艺和常规BCD的工艺步骤基本一致。首先是进行P_well（P阱）的套刻、注入及退火；接下 来进行场氧化和有源区光刻及刻蚀；刻蚀出有源区窗口后，为了得到VDMOS的厚栅氧化层 和低压MOS的薄栅氧化层，先生长较厚的栅氧化层（厚度约为850?），将低压MOS的栅极对 应区域的厚栅氧化层去除，再生长一层薄的栅氧化层（厚度约为360?）；淀积厚度为0.5?m 的多晶硅，进行多晶硅刻蚀和氧化，多晶硅掺杂由后续的NSD（N+源/漏）自对准注入时一 道完成；接下来进行body区（VDMOS的体区）的套刻、刻蚀、注入及退火；然后进行ZP（齐纳 二极管的重掺杂P型区）的套刻、刻蚀、注入及退。
22、火；接着是NSD套刻、刻蚀、注入及退火，PSD （P+源/漏）区套刻、刻蚀、注入及退火；然后用LPCVD（低压化学气相沉积）淀积4500 ? 的二氧化硅，960氮气环境下对二氧化硅进行增密30分钟，同时起到对NSD和PSD的退火 作用；然后进行接触孔光刻及刻蚀、淀积金属层、金属层反刻、生长表面钝化层、光刻及刻蚀 TOPSIDE（在钝化层上开出的作为压焊点或测试点的窗口）窗口。最后，将重掺杂衬底减薄 至300350um，再进行背面金属化。 0017 本发明适用于各种单片集成的功率集成电路。 说 明 书CN 103022006 A 1/1页 7 图1 图2 说 明 书 附 图CN 103022006 A 。