一种阵列基板及其制造方法 【技术领域】
本发明涉及显示器的制造领域， 尤其涉及一种阵列基板及其制造方法。背景技术 参考图 1 所示的阵列基板的俯视图以及图 2 所示的 A-A 方向的截面图， 现有技术 中的阵列基板 10 的结构为 ： 在透明基板 109 上形成有横纵交叉的栅线和数据线， 在所述栅 线和数据线所限定的像素单元中设置有薄膜晶体管 104 和像素电极 103 ； 其中薄膜晶体管 104 包括 ： 栅极 105、 源极 106 和漏极 107， 且漏极 107 通过过孔和像素电极 103 电连接。从 俯视的角度可以看到， 栅极 105 和漏极 107 有重叠区域， 会产生寄生电容 Cgd。由于漏极 107 与栅极 105 的 Cgd 有电容耦合效应， 会产生一个感生电压 ΔV ：
ΔV ＝ Vα*Cgd/(Cgd+Cst+CLC)
其中， Vα 是加在栅线总线上的驱动阵列基板的脉冲电压的振幅， Cst 是存储电容。
感生电压的出现会引起驱动电压的不对称， 导致光线透过率的起伏， 引起低频率 的亮度变化以及头像抖动， 即闪烁。为减小感生电压影响， 通常使用较大的存储电容 Cst， 但 是常规增大存储电容 Cst 的方法， 如增大存储电容的面积， 会导致开口率减小。 另外， 虽然由 上述公式可以看到减小寄生电容也可以减小感生电压， 但由于现有技术中对薄膜晶体管的 规格要求比较严格， 使得通过改变重叠面积减小寄生电容的设计难以实现。
发明内容 本发明的实施例提供一种阵列基板及其制造方法， 用以减小像素电极的感生电压 从而改善了屏幕闪烁。
为达到上述目的， 本发明的实施例采用如下技术方案 ：
一方面， 提供一种阵列基板， 包括 ： 透明基板， 在该透明基板上设置有横纵交叉的 栅线和数据线， 在所述栅线和数据线所限定的像素单元中设置有薄膜晶体管和像素电极 ； 其中， 所述薄膜晶体管的栅极与栅线相连， 源极与数据线相连， 漏极与像素电极相连 ； 其特 征在于， 所述薄膜晶体管的栅极在所述漏极正对区域的厚度比在该薄膜晶体管的沟道正对 区域的厚度小。
一方面， 提供一种阵列基板的制作方法， 包括 ：
在透明基板上制作栅金属薄膜， 通过构图工艺将所述栅金属薄膜图案化形成栅金 属层 ； 所述栅金属层包括 ： 栅线， 以及漏极正对区域比沟道正对区域厚度小的栅极 ；
在形成有栅金属层的透明基板上依次形成栅绝缘层、 有源层、 源漏金属层、 保护层 以及像素电极层。
本发明实施例提供一种阵列基板及其制造方法， 由于薄膜晶体管的栅极在该漏极 正对区域的厚度比在该薄膜晶体管的沟道正对区域的厚度小， 这样一来， 相对于现有技术 而言增大了栅极与漏极间的距离， 能够减小栅极和漏极重叠区域所产生的寄生电容， 从而 使得感生电压减小， 进而改善了屏幕闪烁， 提高了产品质量。
附图说明 为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本 发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以 根据这些附图获得其他的附图。
图 1 为现有技术中提供的一种阵列基板的结构示意图 ；
图 2 为现有技术中提供的一种阵列基板的剖面结构示意图 ；
图 3 为本发明实施例提供的一种阵列基板的结构示意图 ；
图 4 为本发明实施例提供的一种阵列基板的剖面结构示意图 ；
图 5 为本发明实施例提供的另一种阵列基板的结构示意图 ；
图 6 为本发明实施例提供的另一种阵列基板的剖面结构示意图 ；
图 7 为本发明实施例提供的一种阵列基板制作方法的流程示意图 ；
图 8 为本发明实施例提供的又一种阵列基板制作方法的流程图 ；
图 9 为本发明实施例提供的再一种阵列基板制作方法的流程图。
附图标记 ： 10- 阵列基板 ； 101- 栅线， 102- 数据线， 103- 像素电极， 104- 薄膜晶体 管， 105- 栅极， 106- 源极， 107- 漏极， 108- 有源层， 109- 透明基板 ；
20- 阵列基板 ； 201- 栅线， 202- 数据线， 203- 像素电极， 204- 薄膜晶体管， 205- 栅 极， 206- 源极， 207- 漏极， 208- 有源层， 209- 透明基板， 300- 保护层， 301- 栅绝缘层， 302- 公 共电极线。
具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完 整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。基于 本发明中的实施例， 本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例， 都属于本发明保护的范围。
本发明实施例提供的一种阵列基板， 示例性的， 如图 3 所示的阵列基板 20， 从俯视 的角度， 该基板的薄膜晶体管 204 的源极 206 形状为弧形， 该漏极 207 的一端处于弧形源极 206 的向心侧。该阵列基板 20 包括 ：
透明基板， 在该透明基板上设置有横纵交叉的栅线 201 和数据线 202， 在该栅线 201 和数据线 202 所限定的像素单元中设置有薄膜晶体管 204 和像素电极 203， 其中， 该薄 膜晶体管 204 的栅极 205 与栅线 201 相连， 源极 206 与数据线 202 相连， 漏极 207 与像素电 极 203 相连 ； 并且， 该薄膜晶体管 204 的栅极 205 在该漏极 207 正对区域的厚度比在该薄膜 晶体管 204 的沟道正对区域的厚度小。
为了清楚的描述薄膜晶体管 204 的栅极 205 在漏极 207 正对区域的厚度比在该薄 膜晶体管 204 的沟道正对区域的厚度小这一结构， 可以参考图 3 沿 B-B 方向切开的截面图， 如图 4 所示， 栅极 205 在漏极 207 正对区域的厚度比其他区域厚度小， 呈现出凹状结构。
可选的， 在减小栅极在漏极正对区域的厚度的基础上， 还可以进一步减小该薄膜 晶体管的栅极在源极正对区域的厚度， 使得所述薄膜晶体管的栅极在所述源极正对区域的厚度比在该薄膜晶体管的沟道正对区域的厚度小。 这样不仅增大了栅极与漏极间的距离也 增大了栅极与源极间的距离， 能够减小漏极和栅极的寄生电容， 从而也可以减小了感生电 压。更进一步的， 源极的厚度可以和漏极的厚度相等。
可选的， 如图 3 和图 4 所示， 本发明实施例所提供的阵列基板 20 上还形成有公共 电极线 302， 且公共电极线 302 与数据线 202 同层设置， 且两者之间电绝缘。这样使得存储 电容的两极板 ( 公共电极线和像素电极 ) 间仅隔了一层保护层， 比起现有技术中两极板间 隔着栅绝缘层和保护层两层绝缘层如图 1 所示， 存储电容间距离减小， 从而增大了存储电 容， 进一步的减小了感生电压， 改善了屏幕闪烁， 提高了产品质量。为保证同层设置的公共 电极线与数据线之间电绝缘， 具体的， 可以将公共电极线与数据线平行设置， 这样相对于其 他设置方式可以避免多过孔的设置， 简化了工艺。
进一步的， 该公共电极线 302 的下面还可以形成有源层部分图案， 所述有源层部 分图案完全支撑起所述公共电极线， 可以进一步的减小公共电极线与像素电极间的距离。 可选的， 有源层部分图案与公共电极线的形状重合。
本发明实施例提供的一种阵列基板， 由于薄膜晶体管的栅极在该漏极正对区域的 厚度比在该薄膜晶体管的沟道正对区域的厚度小， 这样一来， 相对于现有技术而言增大了 栅极与漏极间的距离， 能够减小栅极和漏极重叠区域所产生的寄生电容， 从而使得感生电 压减小， 进而改善了屏幕闪烁， 提高了产品的画面显示质量， 进一步的， 公共电极与数据线 同层设置， 且没有电连接， 可以减小公共电极线与像素电极之间的距离， 增大存储电容的同 时， 还减小了感生电压， 从而也改善了屏幕闪烁， 提高产品画面显示质量。 本发明实施例还提供了一种阵列基板， 示例性的， 如图 5 所示的阵列基板 20， 从俯 视的角度， 薄膜晶体管 204 的源极 206、 漏极 207 的形状还可以是矩形。该阵列基板 20 包 括：
透明基板， 在该透明基板上设置有横纵交叉的栅线 201 和数据线 202， 在该栅线 201 和数据线 202 所限定的像素单元中设置有薄膜晶体管 204 和像素电极 203， 其中， 该薄 膜晶体管 204 的栅极 205 与栅栅极 205 与栅线 201 相连， 源极 206 与数据线 202 相连， 漏极 207 与像素电极 203 相连 ； 并且， 该薄膜晶体管 204 的栅极 205 在该漏极 207 正对区域的厚 度比在该薄膜晶体管 204 的沟道正对区域的厚度小如图 6 所示。
沿图 5 所示阵列基板的 B-B 方向切开的截面图即图 6 所示， 在减小栅极 205 在漏 极 207 正对区域的厚度的基础上， 还可以进一步减小栅极 205 在源极 206 正对区域的厚度， 使得所述薄膜晶体管的栅极在所述源极正对区域的厚度比在该薄膜晶体管的沟道正对区 域的厚度小。这样不仅增大了栅极与漏极间的距离还增大了栅极与源极间的距离， 使得寄 生电容 Cgd 降低的同时， Cgs 也降低， 从而进一步的减小了寄生电容， 进而减小了感生电压， 改 善了屏幕闪烁， 提高了产品画面显示质量。
上述图 5 和图 6 所示的阵列基板上， 公共电极线保持和现有技术中的位置一致。 参 考上一实施例中所描述的公共电极线的位置， 在本发明实施例中公共电极线也可以与数据 线同层设置， 且两者之间电绝缘。 这样使得存储电容的两极板 ( 公共电极线和像素电极 ) 间 仅隔了一层保护层， 比起现有技术中两极板间隔着栅绝缘层和保护层两层绝缘层如图 1 所 示， 存储电容间距离减小， 从而增大了存储电容， 减小了感生电压， 改善了屏幕闪烁， 提高了 产品质量。 为保证同层设置的公共电极线与数据线之间电绝缘， 具体的， 可以将公共电极线
与数据线平行设置， 可以通过一次光刻工艺同时形成数据线及公共电极线， 简化工艺。
进一步的， 该公共电极线的下面还可以形成有源层部分图案， 所述有源层部分图 案完全支撑起所述公共电极线， 进一步减小公共电极与像素电极的距离， 这样可以增大存 储电容进而减小感生电压。可选的， 有源层部分图案与公共电极线的形状重合。图 5 和图 6 中只是描述了栅极上的改进， 对于公共电极线的改进本领域技术人员可以通过上述文字描 述， 以及上一实施例中的附图 ( 图 3 和图 4) 清楚且毫无疑义的确定本发明实施例所提供的 阵列基板的结构。
本发明实施例提供的一种阵列基板， 由于薄膜晶体管的栅极在该漏极正对区域的 厚度比在该薄膜晶体管的沟道正对区域的厚度小， 这样一来， 相对于现有技术而言增大了 栅极与漏极间的距离， 能够减小栅极和漏极重叠区域所产生的寄生电容， 从而使得感生电 压减小， 进而改善了屏幕闪烁， 提高了产品质量。
本发明实施例提供的一种阵列基板的制作方法， 如图 7 所示， 包括 ：
S401、 在透明基板上制作栅金属薄膜， 通过构图工艺将所述栅金属薄膜图案化形 成栅金属层 ； 该栅金属层包括 ： 栅线， 以及漏极正对区域比沟道正对区域厚度小的栅极。
这样就使得相对于现有技术而言增大了栅极与漏极间的距离， 能够减小栅极和漏 极重叠区域所产生的寄生电容， 从而使得感生电压减小， 进而改善了屏幕闪烁， 提高了产品 质量。
S402、 在形成有栅金属层的透明基板上依次形成栅绝缘层、 有源层、 源漏金属层、 保护层以及像素电极层。
其中， 优选的， 形成所述有源层、 源漏金属层的过程具体为 ： 在形成有栅绝缘层的 透明基板上制作半导体薄膜和源漏金属薄膜， 通过一次掩膜构图工艺将所述半导体薄膜和 源漏金属薄膜图案化形成有源层和源漏金属层 ； 所述源漏金属层包括 ： 数据线、 薄膜晶体 管的源极和漏极、 以及公共电极线 ； 其中， 公共电极线与数据线电绝缘。 这样一来， 由于公共 电极线与像素电极间仅隔一层保护层， 与现有技术相比减小了公共电极线与像素电极间的 距离， 增大了存储电容， 从而在步骤 S401 的基础上进一步减小感生电压。
下面针对图 3( 或图 4) 所示阵列基板， 如图 8 所示， 提供其制造方法。
在透明基板上采用溅射法沉积栅金属薄膜， 该金属薄膜的材料可以为钼、 钛、 铬、 铝、 铝钕或其组合。其次， 涂覆光刻胶后对该透明基板进行半透或灰度掩膜法半曝光， 显影 后得到图 8(a) 所示的光刻胶呈凹状结构。
使用湿刻工艺， 将未被光刻胶覆盖的栅金属薄膜刻蚀掉， 得到图 8(b) 所示的结 构。
对光刻胶进行灰化， 原本较薄位置处的光刻胶被灰化完全， 暴露出其下的栅金属 薄膜， 如图 8(c) 所示结构。
对暴露出的栅金属薄膜湿刻， 得到图 8(d) 的结构。
剥离光刻胶， 得到图形化后的栅金属层， 栅金属层包括 ： 薄膜晶体管的栅极， 如图 8(e) 所示的结构。
在沉积有栅绝缘层 300 的基板表面依次沉积半导体薄膜 ( 其材料是半导体和掺杂 半导体 ) 和源漏金属薄膜， 涂覆光刻胶， 然后进行第二次曝光。该次工艺， 首先利用灰度掩 膜板或半透膜掩膜板进行曝光、 显影后， 对源漏金属薄膜进行第一次刻蚀， 之后进行灰化，去除对应沟道区域的光刻胶， 再进行有源层的刻蚀， 随后进行第二次源漏金属薄膜刻蚀， 刻 去沟道里的源漏金属层， 再对阵列基板沟道处的有源层进行刻蚀， 除掉半导体掺杂层， 剥离 光刻胶后得到图形化后的有源层， 数据线， 薄膜晶体管的源极 206 和漏极 207， 以及公共电 极线 302， 如图 8(f) 所示。其中， 公共电极线 302 与数据线平行排列。由于当数据线和公 共电极线同层设置时， 如果公共电极线的排列方向与原有技术相同， 即垂直于数据线排布， 为了避免数据线与公共电极线短路， 则必须制作间断设置的公共电极线， 每段公共电极线 都需要相互串联， 这一结构要求在保护层上相对应于每小段公共电极线两端的位置设置过 孔， 为了简化工艺， 本发明实施例中优选的将公共电极线与数据线平行排列， 避免了设置多 个过孔的制作工艺。
随后继续沉积保护层， 通过掩膜曝光， 显影后再进行刻蚀以在其上设置漏极与像 素电极相连的过孔， 完成后其截面如图 8(g) 所示， 由于图 8 中所有附图均是以图 3 中 B-B 方向的截面为基础的， 故在图 8(g) 中所形成的过孔并未标识， 但本领域技术人员可以根据 图 3 所示的结构图毫无疑义的确定过孔的位置。
在沉积完有过孔的保护层后， 在进行像素电极的图形化， 如图 8(h) 所示， 具体为， 沉积一透明导电层在保护层上， 该导电层可以是氧化铟锡 ITO， 对该导电层进行掩膜曝光， 显影刻蚀后得到图形化的像素电极。该像素电极部分覆盖公共电极线， 两者正面投影部分 重叠区域即为存储电容覆盖位置， 这样一来， 由于公共电极线下面还形成有有源层部分图 案， 减小了公共电极线与像素电极间的距离， 从而增大了存储电容， 进一步的减小了感生电 压， 改善了屏幕闪烁， 提高了产品质量。
下面针对图 5( 或图 6) 所示的阵列基板， 如图 9 所示， 提供其制造方法。 如图 9(a) 所示， 在透明基板 209 上沉积栅金属薄膜以及光刻胶。 如图 9(b) 所示， 对光刻胶进行半透或灰度掩膜法半曝光， 显影后得到凸状结构的光刻胶。 如图 9(c) 所示， 利用湿刻的方法刻蚀掉未被光刻胶覆盖的金属。
如图 9(d) 所示， 进入干刻设备中进行光刻胶灰化， 使得一部分栅金属薄膜裸露。
如图 9(e) 所示， 用干刻的方法刻蚀掉裸露的栅金属薄膜的一部分金属， 去掉光刻 胶形成阶梯式栅极 205， 如图 9(f) 所示。
如图 9(g) 所示， 在栅极上沉积栅绝缘层 301、 半导体薄膜 208( 可以包括半导体和 掺杂半导体两层薄膜 )， 以及涂上负性光刻胶。
利用栅极做光罩， 从基板背面采用自对准曝光 ( 按照图 9(g) 所示， 光射入方向为 自下而上的曝光 )， 显影， 再进行干刻形成有源层 208 ； 其中， 所谓自对准曝光是指光从阵列 基板的背面射入以栅极金属作为光罩进行曝光的工艺， 并且， 在采用自对准曝光时， 所使用 的光刻胶为负性光刻胶 ； 按照图 9(h) 所示， 光射入方向为自下而上的曝光。这样就可以将 栅极的图案作为掩膜板的图案， 而不需要额外使用掩膜板就可以形成有源层的图案， 可以 节省掩膜板。 再者， 由于采用这种背曝光工艺可以在无需校准掩膜板位置的情况下， 做出与 栅极一致的图案， 故可将这种背面曝光工艺称为自对准工艺。
去除光刻胶， 形成图 9(I) 所示的结构。
如图 9(j) 所示， 在有源层上沉积源漏金属薄膜， 通过第三次构图工艺， 先用湿刻 的方法刻蚀掉周围和沟道中的金属， 在用干刻的方法刻蚀掉沟道中的掺杂半导体， 形成源
漏极 206、 207 和沟道。之后， 沉积保护层 300， 通过第四次构图工艺形成过孔。最后， 沉积透 明导电薄膜， 通过第五次构图工艺形成像素电极 203。
这样一来， 形成的阶梯状栅极， 增大了栅极和漏极间， 栅极和源极间的距离， 使得 寄生电容 Cgd 降低的同时， Cgs 也降低， 这样可以进一步的减小寄生电容， 从而达到减少屏幕 闪烁的效果， 此外， 有源层与源漏极分开制备， 以栅极为光罩， 对有源层进行背曝光， 这样的 构图工艺能够得到被栅极全部遮挡的有源层， 避免了在背光影响下有源层产生光电流， 提 高了工艺质量。
本发明实施例提供的一种阵列基板的制作方法， 由于薄膜晶体管的栅极在该漏极 正对区域的厚度比在该薄膜晶体管的沟道正对区域的厚度小， 这样一来， 相对于现有技术 而言增大了栅极与源漏极间的距离， 能够减小栅极和漏极重叠区域所产生的寄生电容， 从 而使得感生电压减小， 进而改善了屏幕闪烁， 提高了产品质量。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限于此， 任何 熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易想到变化或替换， 都应涵 盖在本发明的保护范围之内。 因此， 本发明的保护范围应以所述权利要求的保护范围为准。