存储装置、其制造方法与操作方法.pdf

摘要
申请专利号：	CN201110053420.2	申请日：	2011.03.04
公开号：	CN102655152A	公开日：	2012.09.05
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):H01L 27/115申请日:20110304\|\|\|公开
IPC分类号：	H01L27/115; H01L29/423; H01L21/8247; H01L21/28; G11C16/04	主分类号：	H01L27/115
申请人：	旺宏电子股份有限公司
发明人：	吕函庭; 陈士弘
地址：	中国台湾新竹科学工业园区
优先权：
专利代理机构：	北京市柳沈律师事务所 11105	代理人：	彭久云
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内容摘要

本发明公开一种存储装置、其制造方法与操作方法。存储装置包括基底、堆叠结构、沟道元件、介电元件、源极元件与位线。堆叠结构配置于基底上。堆叠结构各包括串列选择线、字线、接地选择线与绝缘线。串列选择线、字线与接地选择线通过绝缘线互相分开。沟道元件配置于堆叠结构之间。介电元件配置于沟道元件与堆叠结构之间。源极元件配置于基底的上表面与沟道元件的下表面之间。位线配置于沟道元件的上表面上。

权利要求书

1：一种存储装置，包括：基底；多个堆叠结构，配置于该基底上，其中该多个堆叠结构各包括串列选择线、字线、接地选择线与绝缘线，该串列选择线、该字线与该接地选择线通过该绝缘线互相分开；沟道元件，配置于该多个堆叠结构之间；介电元件，配置于该沟道元件与该堆叠结构之间；源极元件，配置于该基底的上表面与该沟道元件的下表面之间；以及位线，配置于该沟道元件的上表面上。2：如权利要求 1 所述的存储装置，其中该串列选择线、该字线与该接地选择线具有第一导电型，该源极元件、该沟道元件与该位线具有第二导电型，该第一导电型与该第二导电型相反，该沟道元件的掺杂浓度小于该源极元件与该位线的掺杂浓度。3：如权利要求 1 所述的存储装置，其中该位线、该串列选择线、该字线与该接地选择线具有第一导电型，该源极元件与该沟道元件具有第二导电型，该第一导电型与该第二导电型相反，该沟道元件的掺杂浓度小于该源极元件的掺杂浓度。4：如权利要求 1 所述的存储装置，其中该沟道元件包括多条沟道线，该源极元件包括多条源极线，该多个源极线中位于该堆叠结构同一侧边上的该多条沟道线下方的一个为连续地延伸，位于该堆叠结构相对侧边上的该多条沟道线下方的该多个源极线互相分开。5：一种存储装置的制造方法，包括：于基底上配置多个堆叠结构，其中该多个堆叠结构各包括串列选择线、字线、接地选择线与绝缘线，该串列选择线、该字线与该接地选择线通过该绝缘线互相分开；配置沟道元件于该多个堆叠结构之间；配置介电元件于该沟道元件与该堆叠结构之间；配置源极元件于该基底的上表面与该沟道元件的下表面之间；以及配置位线于该沟道元件的上表面上。6：如权利要求 5 所述的存储装置的制造方法，其中该多个堆叠结构之间具有间隙，该源极元件包括源极线，该存储装置的制造方法包括：于该间隙露出的该基材与该多个堆叠结构上形成该介电元件；以导电材料填充该间隙；以及移除部分的该导电材料以形成该源极线与该沟道元件，其中该源极线与该沟道元件配置于该间隙中，该源极线与该基底通过该介电元件互相分开。7：如权利要求 5 所述的存储装置的制造方法，其中该源极元件包括源极层，覆盖该基底，该存储装置的制造方法包括：于该源极层上交错堆叠多个牺牲层与多个绝缘层；于交错堆叠的该多个牺牲层与该多个绝缘层中形成第一开口；于该第一开口露出的该源极层上外延形成该沟道元件；于交错堆叠的该多个牺牲层与该多个绝缘层中形成第二开口；移除该第二开口露出的该牺牲层以形成露出该沟道元件的狭缝； 2 于该狭缝露出的该沟道元件上形成该介电元件；以及于该狭缝中填充导电材料以形成该串列选择线、该字线与该接地选择线。8：一种存储装置的操作方法，包括：提供存储装置，包括：基底；多个堆叠结构，配置于该基底上，该多个堆叠结构各包括串列选择线、字线、接地选择线与绝缘线，该串列选择线、该字线与该接地选择线通过该绝缘线互相分开；沟道元件，包括多条沟道线，该多条沟道线配置于该多个堆叠结构之间且互相分开；介电元件，配置于该多条沟道线与该多个堆叠结构之间；源极元件，配置于该基底的上表面与该多条沟道线的下表面之间；以及位线，配置于该多条沟道线的上表面上；以及选择该多条沟道线至少之一开启。9：如权利要求 8 所述的存储装置的操作方法，其中该串列选择线、该字线与该接地选择线具有第一导电型，该源极元件、该沟道线与该位线具有第二导电型，该第一导电型与该第二导电型相反，开启该沟道线的方法包括：施加第一偏压于选择的该沟道线相对两侧边上的该多个堆叠结构的该多个串列选择线。10：如权利要求 9 所述的存储装置的操作方法，还包括施加第二偏压于未被选择而关闭的该沟道线的侧边上的该堆叠结构的该串列选择线，其中，关闭的该沟道线与开启的该沟道线共用被施加该第一偏压的该串列选择线，该第一偏压与该第二偏压正负相反。

说明书

存储装置、其制造方法与操作方法
    技术领域本发明涉及一种存储装置、其制造方法与操作方法，特别是涉及一种三维垂直栅极存储装置、其制造方法与其操作方法。
     背景技术存储装置使用于许多产品之中，例如 MP3 播放器、数字相机、电脑档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，需要制造高元件密度的存储装置。
     设计者们开发一种提高存储装置密度的方法是使用三维堆叠存储装置，由此达成更高的存储容量，同时降低每一位元的成本。然而，目前此种存储装置的记忆单元尺寸的微缩极限仍大于 50nm，很难有重大的突破。存储装置的效能也可能是受到使用的元件材料而有所限制。
     发明内容本发明有关于一种存储装置、其制造方法与操作方法。存储装置具有非常小的微缩尺寸与良好的效能。
     根据本发明的一方面，提供一种存储装置。存储装置包括基底、堆叠结构、沟道元件、介电元件、源极元件与位线。堆叠结构配置于基底上。堆叠结构各包括串列选择线、字线、接地选择线与绝缘线。串列选择线、字线与接地选择线通过绝缘线互相分开。沟道元件配置于堆叠结构之间。介电元件配置于沟道元件与堆叠结构之间。源极元件配置于基底的上表面与沟道元件的下表面之间。位线配置于沟道元件的上表面上。
     根据本发明的另一方面，提供一种存储装置的制造方法。方法包括以下步骤。于基底上配置堆叠结构。堆叠结构各包括串列选择线、字线、接地选择线与绝缘线。串列选择线、字线与接地选择线通过绝缘线互相分开。配置沟道元件于堆叠结构之间。配置介电元件于沟道元件与堆叠结构之间。配置源极元件于基底的上表面与沟道元件的下表面之间。配置位线于沟道元件的上表面上。
     根据本发明的又另一方面，提供一种存储装置的操作方法。方法包括以下步骤。提供存储装置。存储装置包括基底、堆叠结构、沟道元件、介电元件、源极元件与位线。堆叠结构配置于基底上。堆叠结构各包括串列选择线、字线、接地选择线与绝缘线。串列选择线、字线与接地选择线通过绝缘线互相分开。沟道元件包括沟道线。沟道线配置于堆叠结构之间且互相分开。介电元件配置于沟道线与堆叠结构之间。源极元件配置于基底的上表面与沟道线的下表面之间。位线配置于沟道线的上表面上。选择沟道线至少之一开启。
     为让本发明的上述目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下：
     附图说明图 1 至图 13 绘示存储装置的制造实施例。图 14 至图 19 绘示存储装置的另一制造实施例。图 20 绘示实施例中存储装置的立体图。图 21 绘示实施例中存储装置的立体图。图 22 绘示实施例中存储装置的立体图。图 23 绘示实施例中存储装置的立体图。图 24 显示一些实施例中用以解码的波形。图 25 显示实施例中存储装置的配置。附图标记说明 2、 102、 237 ：基底 4、 154、 238、 516、 518 ：源极元件 6：牺牲层 8、 104 ：绝缘层 10、 12、 14 ：图案化的结构 16、 18 ：第一开口20、 22、 140 ：沟道元件
     24、 26、 28 ：第二开口
     29A、 29B ：支撑结构
     30、 30B、 54、 118、 217 ：绝缘线
     32 ：狭缝
     34、 120 ：介电元件
     36、 128、 130 ：导电材料
     40、 42、 44、 46、 108、 110、 208、 210、 212、 214、 216、 308、 310、 312、 404、 406、 408、 410、 412 ：堆叠结构
     48、 112、 224、 226、 228、 230、 231、 320、 322、 324、 416、 422、 418、 420、 424、 504 ：串列选择线
     50、 114、 218、 220、 314、 316、 426、 428、 430、 432、 506、 508 ：字线
     52、 116、 222、 318、 414、 510 ：接地选择线
     56、 58、 60、 62、 142、 144、 146、 148、 219、 221、 223、 232、 234、 236、 336、 338、 444、 446、 448、 512、 514 ：沟道线
     64、 66、 134、 136、 138、 240、 502 ：位线
     68、 156 ：基底的上表面
     70、 72、 158 ：沟道元件的下表面
     74、 76、 160 ：沟道元件的上表面
     106 ：导电层
     119 ：间隙
     122、 124、 126 ：介电层
     132 ：掩模层
     150、 152 ：源极线202、 204、 206、 302、 304、 306、 326、 402 ：接触结构 340、 342、 344、 346、 450、 452 ：沟道线的侧边 T1 ：串列选择线的厚度 T2 ：接地选择线的厚度 T3 ：字线的厚度 T4、 T5 ：绝缘线的厚度 W1 ：间隙的宽度具体实施方式
     图 1 至图 13 绘示存储装置的制造实施例。请参照图 1，在基底 2 上配置源极元件 4。于实施例中，源极元件 4 可包括源极层或源极线。图 1 至图 13 所示的实施例是以源极元件 4 为覆盖基底 2 的源极层说明。源极元件 4 可具有 N+ 导电型。于实施例中，源极元件 4 绝缘地配置在基底 2 上。举例来说，源极元件 4 与基底 2 通过介电结构 ( 未显示 ) 互相分开。于源极元件 4 上交错地堆叠牺牲层 6 与绝缘层 8。牺牲层 6 是通过绝缘层 8 互相分开。牺牲层 6 可包括氮化物例如氮化硅。绝缘层 8 可包括氧化物例如氧化硅。绝缘层 8 中最底的一个可为埋藏氧化层。
     图案化牺牲层 6 与绝缘层 8 以形成如图 2 所示的图案化的结构 10、 12、 14。第一开口 16、 18 露出源极元件 4。请参照图 3，在第一开口 16、 18 中配置导电材料以形成沟道元件 20、 22。于实施例中，源极元件 4 为单晶材料，且沟道元件 20、 22 是在源极元件 4 上以选择性外延成长所形成的单晶材料。于实施例中，源极元件 4 与沟道元件 20、 22 是由单晶硅所构成。在外延之前亦可进行清洗步骤以移除源极元件 4 上的原生氧化层，以形成品质良好的沟道元件 20、 22。
     对图案化的结构 10、 12、 14 进行图案化工艺以形成如图 4 所示的第二开口 24、 26、 28 与绝缘线 30。移除第二开口 24、 26、 28 露出的牺牲层 6 以形成如图 5 所示的露出沟道元件 20、 22 的狭缝 32。于实施例中，可利用热磷酸 (H3PO4) 移除牺牲层 6( 例如氮化硅 )。使用的蚀刻工艺具有高的选择性，因此不会损坏源极元件 4( 例如单晶硅 ) 与绝缘线 30( 例如氧化物 )。于实施例中，图 5 所示的氧化物绝缘线 30 邻接在支撑结构 ( 例如图 6 中所示的支撑结构 29A 例如氧化物 ) 的侧壁上，因此有足够的力量维持结构。请参照图 7，其绘示一些实施例中存储装置的俯视图，周期性环绕的氧化物支撑结构 29B 帮助支撑氧化物绝缘线 30B。
     请参照图 8，在狭缝 32 露出的沟道元件 20、 22 上形成介电元件 34。于实施例中，举例来说，介电元件 34 可具有多层结构，例如是 ONO 复合层或 ONONO 复合层或 BE-SONOS 复合层 ( 其结构可参考美国申请案号 11/419,977，专利号 7414889)，或是包括例如由氧化硅与氮化硅交错堆叠形成的 ONO 结构。介电元件 34 亦可为单一材料层，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。介电元件 34 可以气相沉积例如化学气相沉积的方式形成。请参照图 9，在狭缝 32 中填充导电材料 36。此外，导电材料 36 填充第二开口 24、 26、 28。导电材料 36 也可延伸至沟道元件 20、 22 上。
     移除导电材料 36 位于第二开口 24、 26、 28 中的部分，留下填充在狭缝 32 中的导电材料 36 以形成如图 10 所示的堆叠结构 40、 42、 44、 46。请参照图 10，堆叠结构 40、 42、 44、 46分别包括例如串列选择线 (SSL)48、字线 (WL)50、接地选择线 (GSL)52 与绝缘线 54。串列选择线 48、字线 50 与接地选择线 52 是通过绝缘线 54 互相分开。沟道元件 20 与沟道元件 22 在图案化之后分别包括如图 11 所示的沟道线 56、 58 与沟道线 60、 62。沟道线 56 与 58 互相分离。同样地，沟道线 60 与 62 互相分离，如图 12 绘示沿着图 11AA 线段的剖面图所示。
     请参照图 13，形成位线 64、 66 于沟道线 56、 58、 60、 62 上。于图 13 所示的存储装置中，串列选择线 48、字线 50、接地选择线 52 与位线 64、 66 可包括半导体材料例如多晶硅。串列选择线 48、字线 50、接地选择线 52 与位线 64、 66 也可包括金属例如钨，以降低电阻。源极元件 4( 于此实施例中为覆盖基底 2 的源极层 ) 配置于基底 2 的上表面 68 与沟道元件 20、 22( 包括例如沟道线 56、 58、 60、 62) 的下表面 70、 72 之间。位线 64、 66 配置于沟道元件 20、 22( 包括例如沟道线 56、 58、 60、 62) 的上表面 74、 76 上。于实施例中，沟道元件 20、 22 与源极元件 4 是由单晶硅所构成，具有非常好的导电特性，且之间的电阻低。
     图 14 至图 19 绘示存储装置的另一制造实施例。请参照图 14，在基底 102 上交错地堆叠绝缘层 104 与导电层 106。绝缘层 104 可包括氧化物例如氧化硅。绝缘层 104 中最底的一个可为埋藏氧化层。导电层 106 可包括金属或半导体材料例如多晶硅。于实施例中，导电层 106 是在形成多晶硅层之后进行掺杂 ( 例如 P 型杂质以提高功函数并抑制栅极注入 ) 所形成。导电层 106 通过绝缘层 104 互相分开。图案化绝缘层 104 与导电层 106 以形成如图 15 所示的堆叠结构 108、 110。请参照图 15，堆叠结构 108、 110 各包括例如串列选择线 112、字线 114、接地选择线 116 与绝缘线 118。串列选择线 112、字线 114 与接地选择线 116 通过绝缘线 118 互相分开。堆叠结构 108 与堆叠结构 110 之间具有间隙 119。于实施例中，间隙 119 的宽度 W1 大于 60nm。
     请参照图 16，在间隙 119 露出的基底 102 与堆叠结构 108、 110 上形成介电元件 120。举例来说，介电元件 120 具有多层结构，例如是 ONO 复合层或 ONONO 复合层或 BE-SONOS 复合层 ( 其结构可参考美国申请案号 11/419,977，专利号 7414889)。于实施例中，介电元件 120 具有 ONO 结构，其中介电层 122 为氧化硅，介电层 124 为氮化硅，介电层 126 为氧化硅。于其他实施例中，介电元件 120 为单一材料层 ( 未显示 )，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。
     请参照图 17，以导电材料 128 填充间隙 119。导电材料 128 可延伸至堆叠结构 108、 110 上。于实施例中，是对导电材料 128( 例如多晶硅 ) 延伸至堆叠结构 108、 110 上的部分进行掺杂 ( 例如掺杂 N 型杂质 )，以形成掺杂的 ( 例如 N+) 导电材料 130。于掺杂的导电材料 130 上形成图案化的掩模层 132，移除掺杂的导电材料 130 未被掩模层 132 遮蔽的部分以形成例如图 18 所示的位线 134、 136、 138。并移除导电材料 128 未被掩模层 132 遮蔽的上部分以形成如图 18 所示的沟道元件 140，其包括例如沟道线 142、 144、 146、 148。导电材料 128 留下的底部分形成如图 18 所示的源极元件 154，包括例如源极线 150、 152。移除掩模层 132 以形成如图 19 所示的存储装置。
     请参照图 19，源极元件 154( 其包括源极线 150、 152) 配置于基底 102 的上表面 156 与沟道元件 140( 包括沟道线 142、 144、 146、 148) 的下表面 158 之间。位线 134、 136、 138 配置于沟道元件 140 的上表面 160 上。源极元件 154 与基底 102 通过介电元件 120 互相分开。基底 102 可用作底部栅极 (bottom gate)，以降低源极元件 154 的电阻。举例来说，源极元件 154 中位于堆叠结构 110 同一侧边上、且互相分开的沟道线 144、 146、 148 下方的源极线152 单一或连续地延伸。举例来说，位于堆叠结构 110 相对侧边上的沟道线 142 与 144 下方的源极线 150 与 152 互相分开。沟道线 142、 144、 146、 148 的长边 ( 往 Y 方向延伸 ) 垂直于源极线 150、 152 的长边 ( 往 Z 方向延伸 )。
     请参照图 19，在实施例中，串列选择线 112、字线 114 与接地选择线 116 具有第一导电型 ( 例如 P 型 ) ；位线 134、 136、 138、源极元件 154( 包括源极线 150、 152) 与沟道元件 140( 包括例如沟道线 142、 144、 146、 148) 具有相反于第一导电型的第二导电型 ( 例如 N 型 )。于实施例中，沟道元件 140 的掺杂浓度小于源极元件 154 的掺杂浓度。沟道元件 140 的掺杂浓度也可小于位线 134、 136、 138 的掺杂浓度。于一些实施例中，位线 134、 136、 138 与沟道元件 140 分别具有相反的第一导电型与第二导电型，而形成 PN 二极管。
     请参照图 19，在实施例中，串列选择线 112、字线 114、接地选择线 116 皆为 P+ 型。串列选择线 112、字线 114、接地选择线 116 也可皆为 N- 型。于另一实施例中，串列选择线 112 与字线 114 皆为 N- 型，接地选择线 116 则为 N+ 型。于其他实施例中，串列选择线 112 为 P 型，接地选择线 116 为 N+ 型，字线 114 中邻近串列选择线 112 的一个为 N 型，邻近接地选择线 116 的一个则为 P 型。
     请参照图 19，在实施例中，串列选择线 112 与接地选择线 116 具有大的厚度 T1、 T2( 亦即对应的沟道的长度 )，等于、较常大于字线 114 的厚度 T3，由此帮助得到优异的切换功效、低漏电流与高的隧穿能力。于实施例中，厚度 T1、 T2 为，厚度 T3 为。绝缘线 118 中最底部的一个其厚度 T4 可为
     ，其他个的厚度 T5 可为请参照图 19，存储装置为三维垂直栅极存储装置 (3D vertical gate memory device)，例如包括与非栅 (NAND) 型快闪存储器或反熔丝存储器等等。存储装置在 X 方向与 Z 方向上的结构 ( 半间距 (half pitch)) 的尺寸可微缩至 30nm 以下，因此具有非常高的元件密度。
     图 20 绘示实施例中存储装置的立体图。图 20 未绘示例如绝缘线 217 介于沟道线 219、 221、 223 之间的部分，换句话说，绝缘线 217 应该为如串列选择线 224、 226、 228、 230、字线 218、 220，并且与接地选择线 222 为连续的。请参照图 20，举例来说，在实施例中，串列选择线 224、 226、 228、 230、字线 218、 220 与接地选择线 222 具有 P+ 导电型；源极元件 238 与位线 240 具有 N+ 导电型；沟道线 219、 221、 223、 232、 234、 236 具有 N 导电型。操作存储装置的方法包括以共用的接触结构 202、 204、 206 施加偏压于堆叠结构 208、 210、 212、 214、 216 的字线 218、 220 与接地选择线 222。举例来说，字线 218 被施加偏压 VPGM 或 VREAD，字线 220 被施加偏压 VPASS， ( 当写入时 ) 接地选择线 222 被施加 0 伏，或者 ( 当读取时 ) 接地选择线 222 被施加偏压 Vcc。因此解码字线 218、 220 是容易的。于实施例中，串列选择线 224、 226、 228、 230 分开地解码。选择的沟道线 232 通过施加正偏压 (+Vcc，例如 +3.3V) 于相对两侧边上的堆叠结构 210、 212 的串列选择线 226、 228 而开启。为了避免干扰其他未被选择的邻近的沟道线 234、 236，未被选择的沟道线 234、 236 的侧边上的堆叠结构 208、 214 的串列选择线 224、 230 可被施加负偏压 (-Vcc，例如 -3.3V)，以关闭邻近的串列选择线晶体管。远侧的串列选择线 231 可简单地施加 0 伏或接地。在读取时可施加正偏压 ( 例如 +Vcc，例如 +5V) 于作为底部栅极的基底 237，以降低源极元件 238 的电阻。
     图 21 绘示实施例中存储装置的立体图。图 21 的存储装置元件所具有的导电类型类似图 20 的存储装置元件所具有的导电类型，因此在此不赘述。请参照图 21，操作存储装置的方法包括以共用的接触结构 302、 304、 306 施加偏压于堆叠结构 308、 310、 312 的字线 314、 316 与接地选择线 318。举例来说，字线 314 被施加偏压 VPGM 或 VREAD，字线 136 被施加偏压 VPASS， ( 当写入时 ) 接地选择线 318 被施加 0 伏，或者 ( 当读取时 ) 接地选择线 318 被施加偏压 Vcc。选择的沟道线 336 是以接触结构 326 施加正偏压 ( 例如 +3.3V) 于相对两侧边 340、 342 上的堆叠结构 308、 310 的串列选择线 320、 322 而开启。未被选择而关闭的例如沟道线 338 的相对侧边 344、 346 上的堆叠结构 310、 312 的串列选择线 322、 324 施加 0 伏或接地。开启用的正偏压与关闭用的 0 偏压分别施加在例如单一串列选择线 322 中邻近开启的沟道线 336 的部分与关闭的沟道线 338 的部分。
     图 22 绘示实施例中存储装置的立体图。图 22 的存储装置元件所具有的导电类型类似图 20 的存储装置元件所具有的导电类型，因此在此不赘述。请参照图 22，操作存储装置的方法包括以共用的接触结构 402 施加偏压于堆叠结构 404、 406、 408、 410、 412 的接地选择线 414。于实施例中，是将字线 426、 428、 430、 432 分成一组例如奇数列的字线 428、 432 与一组偶数列的字线 426、 430，且不同列的组合为个别施加电压。举例来说，奇数列的字线 428、 432 施加写入电压 VPGM 或读取电压 VREAD，偶数列的字线 426、 430 则施加 0 伏或接地。于实施例中，接地选择线 414 被施加正偏压 ( 例如 +3.3V)。选择的沟道线 446 是通过施加正偏压 ( 例如 +3.3V) 于相对两侧边 450、 452 上的堆叠结构 406、 408 的串列选择线 418、 420 而开启。其中堆叠结构 406 的字线 428 被施加写入电压 VPGM 或读取电压 VREAD，堆叠结构 408 的字线 430 被施加 0 伏。因此只有选择到侧边 450 上的 ONONO 结构编程或读取。因此可达到物理性的两位元 / 单元 (physically two-bit/cell)。未被选择的沟道线 444、 448 的侧边上的堆叠结构 404、 410 的串列选择线 416、 422 可被施加负偏压 ( 例如 -3.3V)。远侧的串列选择线 424 可施加 0 伏或接地。
     图 23 绘示实施例中存储装置的立体图。图 23 的存储装置元件的导电类型类似图 20 的存储装置的导电类型，不同处在于位线 502 具有 P+ 导电型。位线 502 与沟道线 512( 或沟道线 514)(N 导电型 ) 形成二极管。于实施例中，串列选择线 504 被施加正偏压 ( 例如 +3.3V)。字线 506 被施加偏压 VPGM 或 VREAD，字线 508 被施加偏压 VPASS， ( 当写入时 ) 接地选择线 510 被施加 0 伏，或者 ( 当读取时 ) 接地选择线 510 被施加偏压 Vcc。于实施例中，在读取的过程中，选择的沟道线 512 下方的源极元件 516 施加 0 伏或接地。未被选择而关闭的例如沟道线 514 其下方的源极元件 518 为浮动或施加正的偏压 ( 例如 +Vcc)。由于由位线 502 与沟道线 512( 或沟道线 514) 形成的二极管不允许逆向电流，因此未被选择的源极元件 518 是无法被读取的。图 24 显示一些实施例中建议用以解码的波形。请参照图 24，在 T1 期间，是通过 GSL 与未选择的 SL(unselected SL) 上的 Vcc 执行源极线自举 (source line self-boosting)。Vch 在存储单元 (cell)C 与 D 举起。在 T2 期间，是通过 SSL 与未选择的 BL 上的 Vcc 执行位线自举。Vch 在存储单元 B 举起。由于在 BL 的 PN 二极管，存储单元 C 举起的 Vch 并未漏出。在 T3 期间，编程 (programming) 存储单元 A 起始。反转沟道 (inversion channel) 在 T1 与 T2 期间已经形成，即使 SSL/GSL 关闭，其仍可编程。此外，存储单元 E 为 Vpass 干扰，若 Vpass 小于 10V 时，其并不会造成严重的影响。
     图 25 显示实施例中存储装置的配置。底扩散源极线必须周期性地连接至金属源极线以降低源极电阻。源极线可如建议的布局展开 (fan-out)。或者，源极线可分成偶数 / 奇数对，以使得阵列具有弹性的选择性。源极线接触 (contact) 可促使侧壁 ONONO 自对准接触 (self-aligned contact ； SAC)。扩散位线为周期性地连接至金属位线以降低电阻。每个层次的字线可被共用或分成偶数 / 奇阵列，并连接至字线解码器。顶 SSL 栅极连接至 SSL 解码器。
     虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

资源描述

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1、(10)申请公布号 CN 102655152 A (43)申请公布日 2012.09.05 C N 1 0 2 6 5 5 1 5 2 A *CN102655152A* (21)申请号 201110053420.2 (22)申请日 2011.03.04 H01L 27/115(2006.01) H01L 29/423(2006.01) H01L 21/8247(2006.01) H01L 21/28(2006.01) G11C 16/04(2006.01) (71)申请人旺宏电子股份有限公司地址中国台湾新竹科学工业园区 (72)发明人吕函庭陈士弘 (74)专利代理机构北京市柳沈律师事务所。

2、11105 代理人彭久云 (54) 发明名称存储装置、其制造方法与操作方法 (57) 摘要本发明公开一种存储装置、其制造方法与操作方法。存储装置包括基底、堆叠结构、沟道元件、介电元件、源极元件与位线。堆叠结构配置于基底上。堆叠结构各包括串列选择线、字线、接地选择线与绝缘线。串列选择线、字线与接地选择线通过绝缘线互相分开。沟道元件配置于堆叠结构之间。介电元件配置于沟道元件与堆叠结构之间。源极元件配置于基底的上表面与沟道元件的下表面之间。位线配置于沟道元件的上表面上。 (51)Int.Cl. 权利要求书2页说明书7页附图17页 (19)中华人民共和国国家知识产权局 (12)。

3、发明专利申请权利要求书 2 页说明书 7 页附图 17 页 1/2页 2 1.一种存储装置，包括：基底；多个堆叠结构，配置于该基底上，其中该多个堆叠结构各包括串列选择线、字线、接地选择线与绝缘线，该串列选择线、该字线与该接地选择线通过该绝缘线互相分开；沟道元件，配置于该多个堆叠结构之间；介电元件，配置于该沟道元件与该堆叠结构之间；源极元件，配置于该基底的上表面与该沟道元件的下表面之间；以及位线，配置于该沟道元件的上表面上。 2.如权利要求1所述的存储装置，其中该串列选择线、该字线与该接地选择线具有第一导电型，该源极元件、该沟道元件与该位线具有第二导电型，该第一导电型与该第。

4、二导电型相反，该沟道元件的掺杂浓度小于该源极元件与该位线的掺杂浓度。 3.如权利要求1所述的存储装置，其中该位线、该串列选择线、该字线与该接地选择线具有第一导电型，该源极元件与该沟道元件具有第二导电型，该第一导电型与该第二导电型相反，该沟道元件的掺杂浓度小于该源极元件的掺杂浓度。 4.如权利要求1所述的存储装置，其中该沟道元件包括多条沟道线，该源极元件包括多条源极线，该多个源极线中位于该堆叠结构同一侧边上的该多条沟道线下方的一个为连续地延伸，位于该堆叠结构相对侧边上的该多条沟道线下方的该多个源极线互相分开。 5.一种存储装置的制造方法，包括：于基底上配置多个堆叠结构，其中该多个。

5、堆叠结构各包括串列选择线、字线、接地选择线与绝缘线，该串列选择线、该字线与该接地选择线通过该绝缘线互相分开；配置沟道元件于该多个堆叠结构之间；配置介电元件于该沟道元件与该堆叠结构之间；配置源极元件于该基底的上表面与该沟道元件的下表面之间；以及配置位线于该沟道元件的上表面上。 6.如权利要求5所述的存储装置的制造方法，其中该多个堆叠结构之间具有间隙，该源极元件包括源极线，该存储装置的制造方法包括：于该间隙露出的该基材与该多个堆叠结构上形成该介电元件；以导电材料填充该间隙；以及移除部分的该导电材料以形成该源极线与该沟道元件，其中该源极线与该沟道元件配置于该间隙中，该源极线与该基。

6、底通过该介电元件互相分开。 7.如权利要求5所述的存储装置的制造方法，其中该源极元件包括源极层，覆盖该基底，该存储装置的制造方法包括：于该源极层上交错堆叠多个牺牲层与多个绝缘层；于交错堆叠的该多个牺牲层与该多个绝缘层中形成第一开口；于该第一开口露出的该源极层上外延形成该沟道元件；于交错堆叠的该多个牺牲层与该多个绝缘层中形成第二开口；移除该第二开口露出的该牺牲层以形成露出该沟道元件的狭缝；权利要求书CN 102655152 A 2/2页 3 于该狭缝露出的该沟道元件上形成该介电元件；以及于该狭缝中填充导电材料以形成该串列选择线、该字线与该接地选择线。 8.一种存储装置的操。

7、作方法，包括：提供存储装置，包括：基底；多个堆叠结构，配置于该基底上，该多个堆叠结构各包括串列选择线、字线、接地选择线与绝缘线，该串列选择线、该字线与该接地选择线通过该绝缘线互相分开；沟道元件，包括多条沟道线，该多条沟道线配置于该多个堆叠结构之间且互相分开；介电元件，配置于该多条沟道线与该多个堆叠结构之间；源极元件，配置于该基底的上表面与该多条沟道线的下表面之间；以及位线，配置于该多条沟道线的上表面上；以及选择该多条沟道线至少之一开启。 9.如权利要求8所述的存储装置的操作方法，其中该串列选择线、该字线与该接地选择线具有第一导电型，该源极元件、该沟道线与该位线具有第二导电型。

8、，该第一导电型与该第二导电型相反，开启该沟道线的方法包括：施加第一偏压于选择的该沟道线相对两侧边上的该多个堆叠结构的该多个串列选择线。 10.如权利要求9所述的存储装置的操作方法，还包括施加第二偏压于未被选择而关闭的该沟道线的侧边上的该堆叠结构的该串列选择线，其中，关闭的该沟道线与开启的该沟道线共用被施加该第一偏压的该串列选择线，该第一偏压与该第二偏压正负相反。权利要求书CN 102655152 A 1/7页 4 存储装置、其制造方法与操作方法技术领域 0001 本发明涉及一种存储装置、其制造方法与操作方法，特别是涉及一种三维垂直栅极存储装置、其制造方法与其操作方法。

9、。背景技术 0002 存储装置使用于许多产品之中，例如MP3播放器、数字相机、电脑档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，需要制造高元件密度的存储装置。 0003 设计者们开发一种提高存储装置密度的方法是使用三维堆叠存储装置，由此达成更高的存储容量，同时降低每一位元的成本。然而，目前此种存储装置的记忆单元尺寸的微缩极限仍大于50nm，很难有重大的突破。存储装置的效能也可能是受到使用的元件材料而有所限制。发明内容 0004 本发明有关于一种存储装置、其制造方法与操作方法。存储装置具有非常小的微缩尺寸与良好的效能。 0。

10、005 根据本发明的一方面，提供一种存储装置。存储装置包括基底、堆叠结构、沟道元件、介电元件、源极元件与位线。堆叠结构配置于基底上。堆叠结构各包括串列选择线、字线、接地选择线与绝缘线。串列选择线、字线与接地选择线通过绝缘线互相分开。沟道元件配置于堆叠结构之间。介电元件配置于沟道元件与堆叠结构之间。源极元件配置于基底的上表面与沟道元件的下表面之间。位线配置于沟道元件的上表面上。 0006 根据本发明的另一方面，提供一种存储装置的制造方法。方法包括以下步骤。于基底上配置堆叠结构。堆叠结构各包括串列选择线、字线、接地选择线与绝缘线。串列选择线、字线与接地选择线通过绝缘线互相分开。配置沟道。

11、元件于堆叠结构之间。配置介电元件于沟道元件与堆叠结构之间。配置源极元件于基底的上表面与沟道元件的下表面之间。配置位线于沟道元件的上表面上。 0007 根据本发明的又另一方面，提供一种存储装置的操作方法。方法包括以下步骤。提供存储装置。存储装置包括基底、堆叠结构、沟道元件、介电元件、源极元件与位线。堆叠结构配置于基底上。堆叠结构各包括串列选择线、字线、接地选择线与绝缘线。串列选择线、字线与接地选择线通过绝缘线互相分开。沟道元件包括沟道线。沟道线配置于堆叠结构之间且互相分开。介电元件配置于沟道线与堆叠结构之间。源极元件配置于基底的上表面与沟道线的下表面之间。位线配置于沟道线的上表面上。

12、。选择沟道线至少之一开启。 0008 为让本发明的上述目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下：附图说明说明书CN 102655152 A 2/7页 5 0009 图1至图13绘示存储装置的制造实施例。 0010 图14至图19绘示存储装置的另一制造实施例。 0011 图20绘示实施例中存储装置的立体图。 0012 图21绘示实施例中存储装置的立体图。 0013 图22绘示实施例中存储装置的立体图。 0014 图23绘示实施例中存储装置的立体图。 0015 图24显示一些实施例中用以解码的波形。 0016 图25显示实施例中存储装置的配置。 00。

13、17 附图标记说明 0018 2、102、237：基底 0019 4、154、238、516、518：源极元件 0020 6：牺牲层 0021 8、104：绝缘层 0022 10、12、14：图案化的结构 0023 16、18：第一开口 0024 20、22、140：沟道元件 0025 24、26、28：第二开口 0026 29A、29B：支撑结构 0027 30、30B、54、118、217：绝缘线 0028 32：狭缝 0029 34、120：介电元件 0030 36、128、130：导电材料 0031 40、42、44、46、108、110、208、210、212、214、216、308。

14、、310、312、404、406、408、410、 412：堆叠结构 0032 48、112、224、226、228、230、231、320、322、324、416、422、418、420、424、504：串列选择线 0033 50、114、218、220、314、316、426、428、430、432、506、508：字线 0034 52、116、222、318、414、510：接地选择线 0035 56、58、60、62、142、144、146、148、219、221、223、232、234、236、336、338、444、446、 448、512、514：沟道线 0036 64、66、。

15、134、136、138、240、502：位线 0037 68、156：基底的上表面 0038 70、72、158：沟道元件的下表面 0039 74、76、160：沟道元件的上表面 0040 106：导电层 0041 119：间隙 0042 122、124、126：介电层 0043 132：掩模层 0044 150、152：源极线说明书CN 102655152 A 3/7页 6 0045 202、204、206、302、304、306、326、402：接触结构 0046 340、342、344、346、450、452：沟道线的侧边 0047 T1：串列选择线的厚度 0048 T2：接地选择。

16、线的厚度 0049 T3：字线的厚度 0050 T4、T5：绝缘线的厚度 0051 W1：间隙的宽度具体实施方式 0052 图1至图13绘示存储装置的制造实施例。请参照图1，在基底2上配置源极元件 4。于实施例中，源极元件4可包括源极层或源极线。图1至图13所示的实施例是以源极元件4为覆盖基底2的源极层说明。源极元件4可具有N+导电型。于实施例中，源极元件 4绝缘地配置在基底2上。举例来说，源极元件4与基底2通过介电结构(未显示)互相分开。于源极元件4上交错地堆叠牺牲层6与绝缘层8。牺牲层6是通过绝缘层8互相分开。牺牲层6可包括氮化物例如氮化硅。绝缘层8可包括氧化物例如氧化硅。绝缘层8。

17、中最底的一个可为埋藏氧化层。 0053 图案化牺牲层6与绝缘层8以形成如图2所示的图案化的结构10、12、14。第一开口16、18露出源极元件4。请参照图3，在第一开口16、18中配置导电材料以形成沟道元件 20、22。于实施例中，源极元件4为单晶材料，且沟道元件20、22是在源极元件4上以选择性外延成长所形成的单晶材料。于实施例中，源极元件4与沟道元件20、22是由单晶硅所构成。在外延之前亦可进行清洗步骤以移除源极元件4上的原生氧化层，以形成品质良好的沟道元件20、22。 0054 对图案化的结构10、12、14进行图案化工艺以形成如图4所示的第二开口24、26、 28与绝缘线30。

18、。移除第二开口24、26、28露出的牺牲层6以形成如图5所示的露出沟道元件20、22的狭缝32。于实施例中，可利用热磷酸(H 3 PO 4 )移除牺牲层6(例如氮化硅)。使用的蚀刻工艺具有高的选择性，因此不会损坏源极元件4(例如单晶硅)与绝缘线30(例如氧化物)。于实施例中，图5所示的氧化物绝缘线30邻接在支撑结构(例如图6中所示的支撑结构29A例如氧化物)的侧壁上，因此有足够的力量维持结构。请参照图7，其绘示一些实施例中存储装置的俯视图，周期性环绕的氧化物支撑结构29B帮助支撑氧化物绝缘线 30B。 0055 请参照图8，在狭缝32露出的沟道元件20、22上形成介电元件34。于实施。

19、例中，举例来说，介电元件34可具有多层结构，例如是ONO复合层或ONONO复合层或BE-SONOS复合层(其结构可参考美国申请案号11/419,977，专利号7414889)，或是包括例如由氧化硅与氮化硅交错堆叠形成的ONO结构。介电元件34亦可为单一材料层，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。介电元件34可以气相沉积例如化学气相沉积的方式形成。请参照图9，在狭缝32中填充导电材料36。此外，导电材料36填充第二开口24、26、28。导电材料36也可延伸至沟道元件20、22上。 0056 移除导电材料36位于第二开口24、26、28中的部分，留下填充在狭缝32中的导电材料3。

20、6以形成如图10所示的堆叠结构40、42、44、46。请参照图10，堆叠结构40、42、44、46 说明书CN 102655152 A 4/7页 7 分别包括例如串列选择线(SSL)48、字线(WL)50、接地选择线(GSL)52与绝缘线54。串列选择线48、字线50与接地选择线52是通过绝缘线54互相分开。沟道元件20与沟道元件22 在图案化之后分别包括如图11所示的沟道线56、58与沟道线60、62。沟道线56与58互相分离。同样地，沟道线60与62互相分离，如图12绘示沿着图11AA线段的剖面图所示。 0057 请参照图13，形成位线64、66于沟道线56、58、60、62上。于。

21、图13所示的存储装置中，串列选择线48、字线50、接地选择线52与位线64、66可包括半导体材料例如多晶硅。串列选择线48、字线50、接地选择线52与位线64、66也可包括金属例如钨，以降低电阻。源极元件4(于此实施例中为覆盖基底2的源极层)配置于基底2的上表面68与沟道元件20、 22(包括例如沟道线56、58、60、62)的下表面70、72之间。位线64、66配置于沟道元件20、 22(包括例如沟道线56、58、60、62)的上表面74、76上。于实施例中，沟道元件20、22与源极元件4是由单晶硅所构成，具有非常好的导电特性，且之间的电阻低。 0058 图14至图19绘示存储装置的。

22、另一制造实施例。请参照图14，在基底102上交错地堆叠绝缘层104与导电层106。绝缘层104可包括氧化物例如氧化硅。绝缘层104中最底的一个可为埋藏氧化层。导电层106可包括金属或半导体材料例如多晶硅。于实施例中，导电层106是在形成多晶硅层之后进行掺杂(例如P型杂质以提高功函数并抑制栅极注入)所形成。导电层106通过绝缘层104互相分开。图案化绝缘层104与导电层106以形成如图15所示的堆叠结构108、110。请参照图15，堆叠结构108、110各包括例如串列选择线112、字线114、接地选择线116与绝缘线118。串列选择线112、字线114与接地选择线116通过绝缘线1。

23、18互相分开。堆叠结构108与堆叠结构110之间具有间隙119。于实施例中，间隙119的宽度W1大于60nm。 0059 请参照图16，在间隙119露出的基底102与堆叠结构108、110上形成介电元件 120。举例来说，介电元件120具有多层结构，例如是ONO复合层或ONONO复合层或BE-SONOS 复合层(其结构可参考美国申请案号11/419,977，专利号7414889)。于实施例中，介电元件120具有ONO结构，其中介电层122为氧化硅，介电层124为氮化硅，介电层126为氧化硅。于其他实施例中，介电元件120为单一材料层(未显示)，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。。

24、 0060 请参照图17，以导电材料128填充间隙119。导电材料128可延伸至堆叠结构108、 110上。于实施例中，是对导电材料128(例如多晶硅)延伸至堆叠结构108、110上的部分进行掺杂(例如掺杂N型杂质)，以形成掺杂的(例如N+)导电材料130。于掺杂的导电材料130上形成图案化的掩模层132，移除掺杂的导电材料130未被掩模层132遮蔽的部分以形成例如图18所示的位线134、136、138。并移除导电材料128未被掩模层132遮蔽的上部分以形成如图18所示的沟道元件140，其包括例如沟道线142、144、146、148。导电材料128留下的底部分形成如图18所示的源极元。

25、件154，包括例如源极线150、152。移除掩模层132以形成如图19所示的存储装置。 0061 请参照图19，源极元件154(其包括源极线150、152)配置于基底102的上表面156 与沟道元件140(包括沟道线142、144、146、148)的下表面158之间。位线134、136、138配置于沟道元件140的上表面160上。源极元件154与基底102通过介电元件120互相分开。基底102可用作底部栅极(bottom gate)，以降低源极元件154的电阻。举例来说，源极元件154中位于堆叠结构110同一侧边上、且互相分开的沟道线144、146、148下方的源极线说明书CN 。

26、102655152 A 5/7页 8 152单一或连续地延伸。举例来说，位于堆叠结构110相对侧边上的沟道线142与144下方的源极线150与152互相分开。沟道线142、144、146、148的长边(往Y方向延伸)垂直于源极线150、152的长边(往Z方向延伸)。 0062 请参照图19，在实施例中，串列选择线112、字线114与接地选择线116具有第一导电型(例如P型)；位线134、136、138、源极元件154(包括源极线150、152)与沟道元件140(包括例如沟道线142、144、146、148)具有相反于第一导电型的第二导电型(例如N 型)。于实施例中，沟道元件140的掺杂。

27、浓度小于源极元件154的掺杂浓度。沟道元件140 的掺杂浓度也可小于位线134、136、138的掺杂浓度。于一些实施例中，位线134、136、138 与沟道元件140分别具有相反的第一导电型与第二导电型，而形成PN二极管。 0063 请参照图19，在实施例中，串列选择线112、字线114、接地选择线116皆为P+型。串列选择线112、字线114、接地选择线116也可皆为N-型。于另一实施例中，串列选择线 112与字线114皆为N-型，接地选择线116则为N+型。于其他实施例中，串列选择线112 为P型，接地选择线116为N+型，字线114中邻近串列选择线112的一个为N型，邻近接地选择线1。

28、16的一个则为P型。 0064 请参照图19，在实施例中，串列选择线112与接地选择线116具有大的厚度T1、 T2(亦即对应的沟道的长度)，等于、较常大于字线114的厚度T3，由此帮助得到优异的切换功效、低漏电流与高的隧穿能力。于实施例中，厚度T1、T2为，厚度T3为。绝缘线118中最底部的一个其厚度T4可为，其他个的厚度T5可为 0065 请参照图19，存储装置为三维垂直栅极存储装置(3D vertical gate memory device)，例如包括与非栅(NAND)型快闪存储器或反熔丝存储器等等。存储装置在X方向与Z方向上的结构(半间距(half pitch)的尺寸可微缩至3。

29、0nm以下，因此具有非常高的元件密度。 0066 图20绘示实施例中存储装置的立体图。图20未绘示例如绝缘线217介于沟道线 219、221、223之间的部分，换句话说，绝缘线217应该为如串列选择线224、226、228、230、字线218、220，并且与接地选择线222为连续的。请参照图20，举例来说，在实施例中，串列选择线224、226、228、230、字线218、220与接地选择线222具有P+导电型；源极元件238与位线240具有N+导电型；沟道线219、221、223、232、234、236具有N导电型。操作存储装置的方法包括以共用的接触结构202、204、206施加偏压。

30、于堆叠结构208、210、212、214、216 的字线218、220与接地选择线222。举例来说，字线218被施加偏压V PGM 或V READ ，字线220 被施加偏压V PASS ，(当写入时)接地选择线222被施加0伏，或者(当读取时)接地选择线 222被施加偏压V cc 。因此解码字线218、220是容易的。于实施例中，串列选择线224、226、 228、230分开地解码。选择的沟道线232通过施加正偏压(+V cc ，例如+3.3V)于相对两侧边上的堆叠结构210、212的串列选择线226、228而开启。为了避免干扰其他未被选择的邻近的沟道线234、236，未被选择的沟道线23。

31、4、236的侧边上的堆叠结构208、214的串列选择线224、230可被施加负偏压(-V cc ，例如-3.3V)，以关闭邻近的串列选择线晶体管。远侧的串列选择线231可简单地施加0伏或接地。在读取时可施加正偏压(例如+V cc ，例如+5V) 于作为底部栅极的基底237，以降低源极元件238的电阻。 0067 图21绘示实施例中存储装置的立体图。图21的存储装置元件所具有的导电类型类似图20的存储装置元件所具有的导电类型，因此在此不赘述。请参照图21，操作存储装说明书CN 102655152 A 6/7页 9 置的方法包括以共用的接触结构302、304、306施加偏压于堆叠结构3。

32、08、310、312的字线 314、316与接地选择线318。举例来说，字线314被施加偏压V PGM 或V READ ，字线136被施加偏压V PASS ，(当写入时)接地选择线318被施加0伏，或者(当读取时)接地选择线318被施加偏压V cc 。选择的沟道线336是以接触结构326施加正偏压(例如+3.3V)于相对两侧边 340、342上的堆叠结构308、310的串列选择线320、322而开启。未被选择而关闭的例如沟道线338的相对侧边344、346上的堆叠结构310、312的串列选择线322、324施加0伏或接地。开启用的正偏压与关闭用的0偏压分别施加在例如单一串列选择线322。

33、中邻近开启的沟道线336的部分与关闭的沟道线338的部分。 0068 图22绘示实施例中存储装置的立体图。图22的存储装置元件所具有的导电类型类似图20的存储装置元件所具有的导电类型，因此在此不赘述。请参照图22，操作存储装置的方法包括以共用的接触结构402施加偏压于堆叠结构404、406、408、410、412的接地选择线414。于实施例中，是将字线426、428、430、432分成一组例如奇数列的字线428、432 与一组偶数列的字线426、430，且不同列的组合为个别施加电压。举例来说，奇数列的字线 428、432施加写入电压V PGM 或读取电压V READ ，偶数列的字线42。

34、6、430则施加0伏或接地。于实施例中，接地选择线414被施加正偏压(例如+3.3V)。选择的沟道线446是通过施加正偏压(例如+3.3V)于相对两侧边450、452上的堆叠结构406、408的串列选择线418、420 而开启。其中堆叠结构406的字线428被施加写入电压V PGM 或读取电压V READ ，堆叠结构408 的字线430被施加0伏。因此只有选择到侧边450上的ONONO结构编程或读取。因此可达到物理性的两位元/单元(physically two-bit/cell)。未被选择的沟道线444、448的侧边上的堆叠结构404、410的串列选择线416、422可被施加负偏压(例。

35、如-3.3V)。远侧的串列选择线424可施加0伏或接地。 0069 图23绘示实施例中存储装置的立体图。图23的存储装置元件的导电类型类似图 20的存储装置的导电类型，不同处在于位线502具有P+导电型。位线502与沟道线512(或沟道线514)(N导电型)形成二极管。于实施例中，串列选择线504被施加正偏压(例如 +3.3V)。字线506被施加偏压V PGM 或V READ ，字线508被施加偏压V PASS ，(当写入时)接地选择线510被施加0伏，或者(当读取时)接地选择线510被施加偏压V cc 。于实施例中，在读取的过程中，选择的沟道线512下方的源极元件516施加0伏或接地。

36、。未被选择而关闭的例如沟道线514其下方的源极元件518为浮动或施加正的偏压(例如+V cc )。由于由位线502与沟道线512(或沟道线514)形成的二极管不允许逆向电流，因此未被选择的源极元件518是无法被读取的。图24显示一些实施例中建议用以解码的波形。请参照图24，在T1期间，是通过GSL与未选择的SL(unselected SL)上的Vcc执行源极线自举(source line self-boosting)。Vch在存储单元(cell)C与D举起。在T2期间，是通过SSL与未选择的BL上的Vcc执行位线自举。Vch在存储单元B举起。由于在BL的PN二极管，存储单元C举起的。

37、Vch并未漏出。在T3期间，编程(programming)存储单元A起始。反转沟道 (inversion channel)在T1与T2期间已经形成，即使SSL/GSL关闭，其仍可编程。此外，存储单元E为Vpass干扰，若Vpass小于10V时，其并不会造成严重的影响。 0070 图25显示实施例中存储装置的配置。底扩散源极线必须周期性地连接至金属源极线以降低源极电阻。源极线可如建议的布局展开(fan-out)。或者，源极线可分成偶数 /奇数对，以使得阵列具有弹性的选择性。源极线接触(contact)可促使侧壁ONONO自对说明书CN 102655152 A 7/7页 10 准接触(s。

38、elf-aligned contact；SAC)。扩散位线为周期性地连接至金属位线以降低电阻。每个层次的字线可被共用或分成偶数/奇阵列，并连接至字线解码器。顶SSL栅极连接至 SSL解码器。 0071 虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求所界定为准。说明书CN 102655152 A 10 1/17页 11 图1 图2 说明书附图CN 102655152 A 11 2/17页 12 图3 图4 说明书附图CN 102655152 A 12。

39、 3/17页 13 图5 图6 说明书附图CN 102655152 A 13 4/17页 14 图7 图8 说明书附图CN 102655152 A 14 5/17页 15 图9 图10 说明书附图CN 102655152 A 15 6/17页 16 图11 图12 说明书附图CN 102655152 A 16 7/17页 17 图13 图14 说明书附图CN 102655152 A 17 8/17页 18 图15 图16 说明书附图CN 102655152 A 18 9/17页 19 图17 说明书附图CN 102655152 A 19 。

40、10/17页 20 图18 说明书附图CN 102655152 A 20 11/17页 21 图19 说明书附图CN 102655152 A 21 12/17页 22 图20 说明书附图CN 102655152 A 22 13/17页 23 图21 说明书附图CN 102655152 A 23 14/17页 24 图22 说明书附图CN 102655152 A 24 15/17页 25 图23 说明书附图CN 102655152 A 25 16/17页 26 图24 说明书附图CN 102655152 A 26 17/17页 27 图25 说明书附图CN 102655152 A 27 。

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