硅通孔威尔金森功率分配器的方法、结构及设计结构.pdf

摘要
申请专利号：	CN201080037449.5	申请日：	2010.08.12
公开号：	CN102484304A	公开日：	2012.05.30
当前法律状态：	驳回	有效性：	无权
法律详情：	发明专利申请公布后的驳回IPC(主分类):H01P 5/12申请公布日:20120530\|\|\|实质审查的生效IPC(主分类):H01P 5/12申请日:20100812\|\|\|公开
IPC分类号：	H01P5/12	主分类号：	H01P5/12
申请人：	国际商业机器公司
发明人：	丁汉屹; A·J·约瑟夫; W·H·伍兹
地址：	美国纽约
优先权：	2009.08.26 US 12/548,033
专利代理机构：	北京市中咨律师事务所 11247	代理人：	于静;张亚非
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内容摘要

本发明涉及硅通孔威尔金森功率分配器(100)的方法、结构和设计结构。一种方法包括：在衬底(200)的第一侧形成输入部(105)；形成第一支路(110a)，所述第一支路包含在所述衬底中形成的第一硅通孔(120a)，其中所述第一支路电连接所述输入部和第一输出部(115a)；形成第二支路(110b)，所述第二支路包含在所述衬底中形成的第二硅通孔(120b)，其中所述第二支路电连接所述输入部和第二输出部(115b)；以及形成电阻器(125)，所述电阻器电连接在所述第一输出部与所述第二输出部之间。

权利要求书

1：一种形成功率分配器的方法，包括：在衬底的第一侧形成输入部；形成第一支路，所述第一支路包含在所述衬底中形成的第一硅通孔，其中所述第一支路电连接所述输入部和第一输出部；形成第二支路，所述第二支路包含在所述衬底中形成的第二硅通孔，其中所述第二支路电连接所述输入部和第二输出部；以及形成电阻器，所述电阻器电连接在所述第一输出部与所述第二输出部之间。2：根据权利要求 1 的方法，其中：所述第一硅通孔和所述第二硅通孔基本上垂直地延伸穿过所述衬底；且所述形成第一支路、所述形成第二支路和所述形成电阻器包括规定所述第一支路、所述第二支路和所述电阻器的尺寸，以在所述输入部、所述第一输出部和所述第二输出部处提供预定的特性阻抗。3：根据权利要求 1 的方法，其中形成所述输入部包括在所述衬底的所述第一侧上的第一介电材料层中形成所述输入部。4：根据权利要求 3 的方法，还包括在与所述衬底的所述第一侧相反的所述衬底的第二侧上的另一介电材料层中形成所述第一输出部和所述第二输出部。5：根据权利要求 3 的方法，还包括在所述衬底的所述第一侧与所述输入部之间形成第一接地平面。6：根据权利要求 5 的方法，还包括在所述衬底的第二侧与所述第一和第二输出部之间形成第二接地平面。7：根据权利要求 3 的方法，还包括在所述第一硅通孔与所述第二硅通孔之间的所述衬底中形成至少一个接地硅通孔。8：根据权利要求 7 的方法，还包括在所述第一硅通孔和所述第二硅通孔中的至少一个与所述至少一个接地硅通孔之间的所述衬底中形成至少一个填充有绝缘体的硅通孔。9：根据权利要求 1 的方法，还包括选择性调整所述衬底的厚度，以获得预定的中心操作频率。10：根据权利要求 9 的方法，其中所述选择性调整所述衬底的厚度包括对所述衬底进行研磨、铣削和减薄中的一者。11：根据权利要求 1 的方法，其中所述输入部、所述第一支路、所述第二支路、所述电阻器、所述第一输出部和所述第二输出部共同构成威尔金森功率分配器。12：一种半导体结构，包括：输入部，其在衬底上的第一层中；第一输出部和第二输出部，其在所述衬底上的第二层中；第一支路，其包含延伸穿过所述衬底的第一硅通孔，且电连接在所述输入部与所述第一输出部之间；第二支路，其包含延伸穿过所述衬底的第二硅通孔，且电连接在所述输入部与所述第二输出部之间；以及电阻器，其电连接在所述第一输出部与所述第二输出部之间。13：根据权利要求 12 的结构，其中： 2 所述第一层在所述衬底的第一侧上；以及所述第二层在所述衬底的与所述第一侧不同的第二侧上。14：根据权利要求 13 的结构，还包括至少一个接地硅通孔，所述至少一个接地硅通孔延伸穿过在所述第一硅通孔与所述第二硅通孔之间的所述衬底。15：根据权利要求 14 的结构，还包括至少一个填充有绝缘体的硅通孔，所述至少一个填充有绝缘体的硅通孔位于所述第一硅通孔和所述第二硅通孔中的至少一个与所述至少一个接地硅通孔之间的所述衬底中。16：根据权利要求 12 的结构，其中所述输入部、所述第一支路、所述第二支路、所述电阻器、所述第一输出部和所述第二输出部共同构成威尔金森功率分配器。17：一种在机器可读介质中有形地具体化的设计结构，其用于设计、制造、或测试集成电路，所述设计结构包括：输入部，其在衬底上的第一层中；第一输出部和第二输出部，其在所述衬底上的第二层中；第一支路，其包含延伸穿过所述衬底的第一硅通孔，且电连接在所述输入部与所述第一输出部之间；第二支路，其包含延伸穿过所述衬底的第二硅通孔，且电连接在所述输入部与所述第二输出部之间；以及电阻器，其电连接在所述第一输出部与所述第二输出部之间。18：根据权利要求 17 的设计结构，其中所述设计结构包含网表。19：根据权利要求 17 的设计结构，其中所述设计结构作为用于交换集成电路的版图数据的数据格式而驻存于存储介质上。20：根据权利要求 17 的设计结构，其中所述设计结构驻存于可编程门阵列中。

说明书

硅通孔威尔金森功率分配器的方法、结构及设计结构
    【技术领域】
     本发明一般涉及半导体器件，更特别地，涉及硅通孔威尔金森功率分配器 (through-silicon-via Wilkinson power divider) 的方法、结构及设计结构。背景技术
     威尔金森功率分配器 ( 又称为 “威尔金森功率分离器 (power splitter)” ) 广泛用于相控阵列雷达应用中，还用于其它 RF 应用中，以将一条线路的功率分离到两条线路 ( 或者，将两条线路的功率组合到一条线路 )。通常，在集成电路芯片的后段制程 (BEOL) 处理中，在金属层中以水平方式实现毫米波 (MMW) 威尔金森功率分配器 (WPD)。由于 WPD 的水平延伸结构， WPD 在芯片上占用许多空间 ( 例如，具有大的占用面积 (footprint))。
     更具体而言， WPD 一般包括：分成两个支路 (leg) 的输入线、在每个支路的与分叉 (split) 相反的末端处的相应输出部、以及连接在两个输出部之间的电阻器。根据定义， WPD 的支路具有规定的长度 ( 例如，四分之一波长，即， λ/4)，电阻器具有规定的电阻 ( 例如， 2Zo)，这导致输入部 (input) 和两个输出部 (output) 都具有匹配的特性阻抗 (Zo)。此外，电阻器使两个输出部彼此隔离。以该方式，通过在输入部和输出部端口处提供匹配的阻抗且通过在两个输出部端口之间提供隔离， WPD 得到改进而优于简单的 “T” 和 “Y” 接头。
     然而，由于 WPD 的支路必须属于特定长度，因而存在最小占用面积 ( 例如，从平面图中所见的面积 ) 的下限，该下限可在常规的金属 - 电介质 BEOL 层叠中在给定的频率下针对适当的分配器性能而获得。也就是说，当 WPD 的支路在晶片之上的布线级中被实现为水平迹线 (trace) 时， WPD 需要大量的芯片空间。因此，以常规方式取向的 WPD 的必要最小尺寸占用面积对于相控阵列系统的总成本具有负面的影响。
     因此，现有技术中存在克服上述缺点和限制的需求。发明内容在本发明的第一方面，提供一种形成功率分配器的方法，其包括：在衬底的第一侧形成输入部；形成第一支路，所述第一支路包含在所述衬底中形成的第一硅通孔，其中所述第一支路电连接所述输入部和第一输出部；形成第二支路，所述第二支路包含在所述衬底中形成的第二硅通孔，其中所述第二支路电连接所述输入部和第二输出部；以及形成电阻器，所述电阻器电连接在所述第一输出部与所述第二输出部之间。
     在本发明的另一方面，提供一种半导体结构，其包含：输入部，其在衬底上的第一层中；第一输出部和第二输出部，其在所述衬底上的第二层中；第一支路，其包含延伸穿过所述衬底的第一硅通孔，且电连接在所述输入部与所述第一输出部之间；第二支路，其包含延伸穿过所述衬底的第二硅通孔，且电连接在所述输入部与所述第二输出部之间；以及电其电连接在所述第一输出部与所述第二输出部之间。阻器，
     在本发明的另一方面，提供一种在机器可读介质中有形地具体化的设计结构，其用于设计、制造、或测试集成电路。该设计结构包含：输入部，其在衬底上的第一层中；第一
     输出部和第二输出部，其在所述衬底上的第二层中；第一支路，其包含延伸穿过所述衬底的第一硅通孔，且电连接在所述输入部与所述第一输出部之间；第二支路，其包含延伸穿过所述衬底的第二硅通孔，且电连接在所述输入部与所述第二输出部之间；以及电阻器，其电连接在所述第一输出部与所述第二输出部之间。附图说明通过本发明的示例性实施例的非限制性实例，参考给出的多个附图，在下面的详细说明中描述本发明。
     图 1 示出根据本发明的方面的功率分配器的一般电路图；
     图 2 示意性示出用于层叠芯片配置中的根据本发明的方面的功率分配器；
     图 3-6 示出根据本发明的方面的功率分配器的各部分的视图；
     图 7 示出与根据本发明的方面的结构的模拟相关的数据的图；
     图 8-12 示出根据本发明的方面的功率分配器的实施例的图；以及
     图 13 为在半导体设计、制造和 / 或测试中使用的设计程序的流程图。
     具体实施方式本发明一般涉及半导体器件，更特别地，涉及硅通孔威尔金森功率分配器的方法、结构及设计结构。在实施例中，威尔金森功率分配器 (WPD) 利用硅通孔 (TSV) 作为功率分配器的支路的部分。以该方式，可在芯片内否则未被使用的空间中使用实质上垂直的 TSV 而实现 WPD 的必需的支路长度。通过将垂直取向的 TSV 用于支路，取代原来在芯片之上的布线级中使用水平取向的迹线，本发明的实施实现了 WPD 的占用面积的尺寸的减小。以该方式，可以使整个芯片较小。本发明的实施可用于 MMW 相控阵列系统中，以在相控阵列应用中提供对硅的更高效的利用。例如，本发明的实施可用作层叠芯片相控阵列雷达设计中的威尔金森功率分配器。
     图 1 示出根据本发明的方面的 WPD 5 的一般电路图。在实施例中，在半导体衬底 10 中将 WPD 5 实现为具有在衬底 10 的背面 ( 例如，底部 ) 上的至少一个布线层 15 以及在衬底 10 的正面 ( 例如，顶部 ) 上的至少一个布线层 20。在衬底的一侧上的输入部 25( 例如，信号线 ) 在节点 30 处分成功率分配器的两个支路 35a、 35b。根据本发明的方面，将支路 35a、 35b 具体化为在衬底 10 中的硅通孔 ( 又称为 “衬底通孔 (through-substrate-via)” 和 “晶片通孔 (through-wafer-via)” )。每个支路 35a、 35b 连接至在衬底 10 的与输入部 25 侧相反的一侧处的相应输出部 40a、 40b，且芯片上电阻器 45 连接在输出部 40a、 40b 之间。每个支路 35a、 35b 的在分叉节点 30 与电阻器 45 之间的长度基本上等于四分之一波长 ( 例如， λ/4)，电阻器 45 具有实质上 2Zo 的电阻，例如，输入部 25 和输出部 40a、 40b 信号线的所需特性阻抗 (Zo) 的两倍。
     图 2 示意性示出用于层叠芯片配置中的根据本发明的方面的 WPD。更具体而言，图 2 示出在层叠芯片配置 ( 例如，层叠芯片相控阵列雷达设计 ) 中连接的第一衬底 10′和第二衬底 10″。第一 WPD 5′被设置在第一衬底 10′中，第二 WPD 5″被设置在第二衬底 10″中。以该方式，可以看出，可将本发明的实施用于减小层叠芯片配置的总尺寸。
     图 3-5 示出根据本发明的方面的 TSV WPD 100 的视图。更具体而言，图 3-5 示出
     可在层叠半导体结构中形成的导电组件。然而，为了清楚起见，在图 3-5 的视图中省略了衬底和布线级。图 3 示出包括硅通孔信号线的传输线结构，而图 4 及 5 分别示出图 3 的部分 IV 及 V 的放大视图。如下文针对图 6 所详细说明的，本文所述结构可使用常规半导体制造技术形成，并可由任何合适材料构成。
     如图 3-5 中所示， WPD 100 包括信号线输入部 105，其对应于上述输入部 25。在实施例中，输入部 105 包含形成于衬底背面上的层 ( 例如，布线级、金属化层等 ) 中的信号线 ( 例如，微带传输线的布线迹线 ) 的一部分。WPD 100 还包括设置在输入部 105 与第一和第二输出部 115a、 115b 之间的第一和第二支路 110a、 110b。根据本发明的方面，第一和第二输出部 115a 和 115b 形成于衬底正面上的层中，且第一支路 110a 和第二支路 110b 包含相应的第一信号 TSV 120a 和第二信号 TSV 120b，第一信号 TSV120a 和第二信号 TSV 120b 形成于衬底中且电连接输入部 105 与输出部 115a、 115b。WPD 100 还包括在衬底正面上的层中形成的电阻器 125。在实施例中，第一支路 110a 和第二支路 110b 在与输入部相同的层中的位置 130 处从输入部 105 分叉。
     在实施例中，输入部 105、支路 110a 和 110b、输出部 115a 和 115b、电阻器 125、以及位置 130 分别对应于上文针对图 1 所说明的输入部 25、支路 35a 和 35b、输出部 40a 和 40b、电阻器 45、以及节点 30。以该方式， WPD 100 包含 TSV。
     仍然参考图 3-5，在实施例中， WPD 100 可另外包含接地平面结构。以该方式， WPD 100 可包含微带传输线及 TSV。例如，可在衬底背面上的另一层中形成第一接地平面 150，该另一层与其中形成有输入部 105 的层不同。在实施例中，第一接地平面 150 形成在输入部 105 与衬底之间，并可根据常规的微带传输线技术而相对于输入部 105 和支路 110a、 110b 来规定尺寸 (be sized)。
     另外，可在衬底正面上的另一层中形成第二接地平面 155，该另一层与其中形成有输出部 115a、 115b 和电阻器 125 的层不同。在实施例中，第二接地平面 155 形成在输出部 115a、 115b 与衬底之间，且可根据常规的微带传输线技术而相对于输出部 115a、 115b 来规定尺寸。
     如图 3 所示， WPD 100 可另外包括第一和第二接地 TSV 160a、 160b，该第一和第二接地 TSV 160a、 160b 是穿过衬底而形成的且连接在第一接地平面 150 与第二接地平面 155 之间。例如，第一接地平面 150 和第二接地平面 155 可包含在其相应层中形成的分支 (take-off) 部分 165，以提供向第一和第二接地 TSV 160a、 160b 的电连接。在实施例中，第一和第二接地 TSV 160a、 160b 可根据常规的微带传输线技术而相对于第一和第二信号 TSV 120a、 120b 来规定尺寸。
     图 6 示出包含根据本发明的方面的 WPD 100 的层叠半导体结构的横截面图。如图 6 所示，在实施例中， WPD 100 至少部分地形成在半导体衬底 200 中。衬底 200 可以是任何常规的硅基半导体衬底，包括但不限于： Si、 SiGe、 SiC、 SiGeC、及层叠的半导体，例如绝缘体上硅 (SOI)、 Si/SiGe、及绝缘体上 SiGe(SGOI)。
     在实施例中，该结构包括形成在衬底 200 的背面上的层 205、 210 和 215。该结构还可包括形成在衬底 200 的正面上的多个布线级 ( 例如，层 300、 302、 304、 306、 308) 和过孔层 ( 例如， 310、 312、 314、 316、 318)。层 ( 例如， 205、 210 和 215)、布线级 ( 例如，层 300、 302、 304、 306、 308) 以及过孔层 ( 例如， 310、 312、 314、 316、 318) 可包含任何常规金属 ( 例如，铜、钨、铝等 ) 和任何常规介电材料 ( 例如，二氧化硅 (SiO2)、原硅酸四乙酯 (TEOS)、硼磷硅酸盐玻璃 BPSG 等 )，并可使用常规的半导体制造技术 ( 例如，化学气相沉积 (CVD) 等 ) 形成。
     在实施例中，输入部 105 形成为设置在层 215 中的导电材料，输出部 115a、 115b 形成为设置在层 308 中的导电材料，电阻器 125 形成为设置在层 316 中的导电材料，信号 TSV 120a、 120b 形成为设置在衬底 200 中的导电材料。这些部件及本文所描述的所有其它部件可使用以下技术制造，这些技术包括但不限于：光刻掩蔽和蚀刻、化学气相沉积 (CVD)、金属沉积、化学机械抛光 (CMP) 等，这些技术为本领域中公知的，因此相信进一步的解释并非对本发明的理解所必需的。
     根据本发明的方面，可在任何所希望的层中形成额外的导电材料，以将信号 TSV 120a、 120b 连接至输入部 105 和相应的输出部 115a、 115b。例如，第一支路 110a 可包含上部 225，该上部 225 包含形成在布线级 ( 例如，层 300、 302、 304 和 306) 和过孔层 ( 例如， 310、 312、 314、 316 和 318) 中的导电材料，以将第一信号 TSV 120a 电连接至第一输出部 115a。同样地，第一支路 110a 可包含下部 230，该下部 230 包含形成在层 205、 210 和 215 中的导电材料，以将第一信号 TSV 120a 电连接至输入部 105。可为第二支路 110b 形成类似的结构。
     仍然参考图 6，在实施例中，第一接地平面 150 形成为设置在层 205 中的导电材料，第二接地平面 155 形成为设置在层 302 中的导电材料，第一和第二接地 TSV 160a、 160b 形成为在衬底 200 中的导电材料。与部分 225 和 230 相似，延伸部 235 可形成为在层 310、 300 和 312 中的导电材料，以将第一和第二接地 TSV 160a、 160b 连接至第二接地平面 155。虽然图 6 示出了形成在特定层中的 WPD 100 的不同部件，但注意本发明并不限于图 6 所示的特定配置。更精确地说，可在本发明的范围内使用具有任何所需层数的晶片，和 / 或可在任何合适的层中形成 WPD 100 的各种部件。
     根据本发明的方面，图 3-6 中所示的 WPD 100 的导电部件可由任何所需的导电材料构成，该导电材料包括但不限于：铜、铝、钨、合金、掺杂的半导体材料等。然而，本发明不限于任何特定材料，导电部件可由常规导电材料的任何组合构成。
     在本发明的实施例中， WPD 100 的部件可形成为具有任何合适尺寸。特别地，这些部件所具有的尺寸和形状使得可以获得输入部 105 以及第一和第二输出部 115a 和 115b 的所需特性阻抗 ( 例如， 50 欧姆 )。附加地或替代地，这些部件所具有的尺寸和形状使得可以获得 WPD 100 所需的中心操作频率 ( 例如， 60GHz)。
     在非限制性实例中，输入部 105 可具有约 4μm 的厚度 ( 例如，高度 ) 和约 10μm 至约 15μm 的宽度。并且，第一和第二输出部 115a 和 115b 可具有约 4μm 的高度及约 13μm 至约 17μm 的宽度。在实施例中，第一接地平面 150 可具有约 4μm 的高度，第一接地平面的底面与输入部 105 的顶面相距约 10μm。并且，第二接地平面 155 可具有约 0.32μm 的高度，其中第二接地平面 155 的顶面与第一和第二输出部 115a 和 115b 的底面相距约 11μm。对于本发明，第一和第二接地平面 150、 155 的长度和宽度并不是关键的，因此，在本发明的范围内，可使用根据常规微带传输线技术用以适当涵盖相关信号线的任何合适长度和宽度。此外，本发明不限于本文所述的特定尺寸，并可根据例如所需特性阻抗和中心操作频率而使用任何合适尺寸。
     另外，第一和第二信号 TSV 120a 和 120b 可具有约 3μm 的宽度和约 13μm 至约 17μm 的长度。另外，第一和第二接地 TSV 160a、 160b 可具有约 3μm 的宽度和约 45μm 的
     长度。第一和第二信号 TSV 120a、 120b 以及第一和第二接地 TSV 160a、 160b 的高度都基本上等于其中形成有这些 TSV 的衬底的厚度 ( 例如，高度 )。在非限制性实例中，该高度可为约 300μm。然而，本发明不限于这些尺寸，并可使用任何合适尺寸，例如，以获得所需的特性阻抗和中心操作频率。此外，如下文所详细说明的，可选择性调整 ( 例如，通过研磨、减薄等 ) 衬底的高度并由此选择性调整 TSV 的高度，以调制 WPD 100 的中心操作频率。
     仍然参考图 6，在本发明的范围内，可使用一个或多个填充有绝缘体的 TSV 250。在实施例中，一个或多个填充有绝缘体的 TSV 250 包含形成在衬底 200 中并用绝缘体材料而非导电材料填充的 TSV。根据本发明的方面，一个或多个填充有绝缘体的 TSV 250 被设置在第一和第二信号 TSV120a、 120b 与第一和第二接地 TSV 160a、 160b 之间，以选择性调整 WPD100 的操作特性。例如，可以用具有与衬底 200 的材料不同 ( 例如，较低 ) 的介电常数的二氧化硅 (SiO2) 填充所述一个或多个填充有绝缘体的 TSV250。因此，当在信号 TSV 与接地 TSV 之间设置这样的填充有绝缘体的 TSV 时，可改善信号线的损耗特性。
     在实施例中，所述一个或多个填充有绝缘体的 TSV 250 具有与第一和第二接地 TSV 160a、 160b 基本上相同的尺寸；然而，在本发明的范围内，可使用任何尺寸。此外，在根据本发明的方面的相应信号 TSV 与接地 TSV 之间可设置任何数目的填充有绝缘体的 TSV 250。图 7 示出与根据本发明的方面的结构的模拟相关的数据图。特别地，图 7 示出类似于上述 WPD 100 的模拟传输线结构的各种数据，其中所模拟的传输线结构被配置为具有约 50 欧姆的特性阻抗和约 60GHz 的中心操作频率。在图 7 中，标记 “1” 代表输入部，标记 “2” 代表第一输出部，标记 “3” 代表第二输出部。例如，曲线 “S23” 代表在第一输出部与第二输出部之间的隔离损耗，而曲线 “S21” 代表在输入部与第一输出部之间的插入损耗，等等。
     更具体而言，曲线 “S21” 和 “S31” 示出在传输线结构的输入部与相应输出部之间的插入损耗。从图 7 中可以看出，在操作频率 ( 例如，约 60GHz) 下，插入损耗为约 3.8dB，这非常接近于理想 WPD 的理想值 3.0dB。注意，约 0.8dB 的插入损耗所针对的是具有用钨填充的信号 TSV 的模拟传输线结构，并且，使用铜取代钨将进一步改善该插入损耗。
     示出在第一输出部与第二输出部之间的隔离损耗的曲线 “S23” 表明：模拟的传输线结构的运作如同 WPD。例如，回波损耗和隔离损耗都优于 15dB，且模拟的传输线结构呈现出完美的相位平衡和振幅平衡。
     此外，与图 7 相关的模拟传输线结构 ( 对应于针对图 3-6 所说明的 WPD100) 具有其中宽度为约 145μm 且长度为约 95μm 的占用面积 ( 例如，在平面图中的面积 )。由于 WPD 的支路形成为 TSV，例如，在衬底之上的布线级中实质上垂直地而非水平地穿过衬底的 TSV，因而获得该相对小的占用面积。因此，根据本发明的方面形成的传输线结构的占用面积小于使用常规水平取向的 WPD 所实现的占用面积。
     根据本发明的其它方面，可通过衬底的厚度以及所使用的填充有绝缘体的 TSV 的尺寸和数目，选择性调整具有根据本发明的方面的 TSV WPD 的传输线结构的中心操作频率。例如，在实施例中，调整 ( 例如，通过铣削、研磨、减薄等 ) 衬底的厚度，使得 WPD( 包括信号 TSV) 的支路在预定中心操作频率下具有 λ/4 的长度。以该方式，可将具有根据本发明的方面的 TSV WPD 的传输线结构的实施调制至预定的中心操作频率和特性阻抗。
     图 8-12 示出根据本发明的方面的功率分配器的实施例的示意图。例如，图 8 示出
     与针对图 3-6 所述的 WPD 100 对应的传输线的图。特别地，图 8 示意性示出在芯片 ( 例如，衬底 ) 的相应的正面和背面处的输入部 105 ；输出部 115a、 115b ；信号 TSV 120a、 120b ；电阻器 125 ；以及接地 TSV 160a、 160。
     图 9 示出具有输入部 105 ；输出部 115a、 115b ；信号 TSV 120a、 120b ；以及电阻器 125 的实施例。取代第一和第二接地 TSV 160a、 160b，图 9 中的实施例示出设置在信号 TSV 120a、 120b 之间的单个接地 TSV 160。可使用该实施例使器件更小。
     图 10 示出具有输入部 105 ；输出部 115a、 115b ；信号 TSV 120a、 120b ；电阻器 125 ；以及接地 TSV 160a、 160b 的实施例。图 10 的实施例还具有在信号 TSV 120a、 120b 附近以带线配置 (stripline configuration) 设置的额外接地 TSV 160a′和 160b′。
     图 11 示出具有输入部 105 ；输出部 115a、 115b ；信号 TSV 120a、 120b ；电阻器 125 的实施例。在该配置中，三个接地 TSV 160、 160 ′和 160 ″以带线配置设置在信号 TSV 120a、 120b 附近。
     图 12 示出其中输入部 105 以及输出部 115a 和 115b 设置在芯片 ( 例如，衬底 ) 的相同侧上的实施例。在该实施例中， WPD 的每个支路包含两个信号 TSV。例如， WPD 的第一支路包含信号 TSV 120a 和 120a′， WPD 的第二支路包含信号 TSV 120b 和 120b′。电连接 122a 设置在芯片背面上，以电连接第一支路的信号 TSV 120a 和 120a′。并且，电连接 122b 设置在芯片背面上，以电连接第二支路的信号 TSV 120b 和 120b′。以该方式，可有效地使 WPD 的每个支路的长度加倍。图 12 所示的实施例还包括适当的接地 TSV 160、 160′、 160″、 160″′和 160″″。
     图 13 示出了例如用于半导体 IC 逻辑设计、模拟、测试、布图 (layout) 以及制造的示例性设计流程 900 的框图。设计流程 900 包括用于处理设计结构或器件的过程和机制以产生上面所述并在图 1-6 和 8-12 中所示的设计结构和 / 或器件的逻辑或功能上等价的表示。由设计流程 900 处理和 / 或产生的设计结构被编码在机器可读的传输或存储介质上以包括这样的数据和 / 或指令，当该数据和 / 或指令在数据处理系统上执行或处理时，产生硬件部件、电路、器件或系统的在逻辑上、结构上、机械上或功能上等价的表示。设计流程 900 可以根据所设计的表示的类型而变化。例如，用于构建专用 IC(ASIC) 的设计流程 900 可不同于用于设计标准部件的设计流程 900 或用于将设计例示 (instantiate) 到可编程阵列中 ( 例如，由 Inc. 或 Inc. 提供的可编程门阵列 (PGA) 或现场可编程门阵列 (FPGA)) 的设计流程 900。
     图 13 示例了包括优选由设计过程 910 处理的输入设计结构 920 的多个这样的设计结构。设计结构 920 可以为由设计过程 910 产生和处理的逻辑模拟设计结构以产生硬件器件的逻辑上等价的功能表示。设计结构 920 还可以或替代地包含数据和 / 或程序指令，当由设计流程 910 进行处理时，该数据和 / 或程序指令可以产生硬件器件的物理结构的功能表示。不管表示功能和 / 或结构设计特征，使用如由核心开发者 / 设计者实施的电子计算机辅助设计 (ECAD) 来产生设计结构 920。当设计结构 920 被编码在机器可读的数据传输、门阵列、或存储介质上时，可以在设计过程 910 内通过一个或多个硬件和 / 或软件模块来访问和处理设计结构 920，从而模拟或在功能上表示诸如在图 1-6 和 8-12 中示出的那些的电子部件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构 920 可包含文件或其他数据结构，其包括人和 / 或机器可读的源代码、编译结构、和计算机可执行的代码结构，当其被设计或模拟数据系统处理时，可以在功能上模拟或表示硬件逻辑设计的电路或其他层。这样的数据结构可包括硬件描述语言 (HDL) 设计实体或与诸如 Verilog 和 VHDL 的较低级 HDL 设计语言和 / 或诸如 C 或 C++ 的较高级设计语言一致和 / 或匹配的其他数据结构。
     设计过程 910 优选采用和并入硬件和 / 或软件模块，以合成、翻译或处理在图 1-6 和 8-12 中示出的部件、电路、器件或逻辑结构的设计 / 模拟功能等价物，从而产生包含诸如设计结构 920 的设计结构的网表 (netlist)980。网表 980 可包含例如表示布线、分立部件、逻辑门、控制电路、 I/O 器件、模型等等的列表的经编译或处理的数据结构，其描述了与集成电路设计中的其他部件和电路的连接。可以使用迭代过程来合成网表 980，在该迭代过程中，根据器件的设计规范和参数而重复合成网表 980 一次或多次。与这里描述的其他设计结构类型相同，网表 980 可被记录在机器可读的数据存储介质上或被编程到可编程门阵列中。介质可以为非易失性存储介质，例如，磁盘或光盘驱动器、可编程门阵列、压缩闪存或其他闪速存储器。附加地或替代地，介质可以为系统或高速缓冲存储器、缓冲空间、或者电气或光导器件和材料，在该介质上，可以通过互联网或其他适宜的联网装置来传输并中间存储数据包。
     设计过程 910 可包括用于处理包括网表 980 的各种输入数据结构类型的硬件和软件模块。例如，这样的数据结构类型可以驻存 (reside) 于库 (library) 部件 930 内并包括公共使用的部件、电路和器件的组，其包括用于给定制造技术 ( 例如，不同的技术节点， 32nm、 45nm、 90nm 等 ) 的模型、版图和符号表示。数据结构类型可以进一步包括设计规范 940、表征数据 950、验证用数据 960、设计规则 970 以及测试数据文件 985，该测试数据文件 985 可包括输入测试图形、输出测试结果以及其他测试信息。例如，设计过程 910 可以进一步包括标准机械设计过程，例如应力分析、热分析、机械事件模拟、用于诸如铸造、模制和模压成形 (die press forming) 的操作的工艺模拟等。在不背离本发明的精神和范围的情况下，机械设计领域的普通技术人员可以理解在设计过程 910 中使用的可能的机械设计工具和应用的范围。设计过程 910 还可包括用于进行标准电路设计过程 ( 例如，时序分析、验证、设计规则检查、位置和布线操作等等 ) 的模块。
     设计过程 910 采用和并入逻辑和物理设计工具 ( 例如 HDL 编译器和模拟模型构建工具 )，以处理设计结构 920 与某些或所有的所描述的支撑数据结构以及任何附加的机械设计或数据 ( 如果适用 )，从而产生第二设计结构 990。设计结构 990 驻存于存储介质或可编程门阵列上，并具有用于交换机械器件和结构的数据的数据格式 ( 例如，存储在 IGES、 DXF、 Parasolid XT、 JT、 DRG 中的信息，或用于存储或提取 (render) 这样的机械设计结构的任何其他合适的格式 )。与设计结构 920 相似地，设计结构 990 优选包括一个或多个文件、数据结构、或其他计算机编码的数据或指令，其驻存于传输或数据存储介质上，并且当被 ECAD 系统处理时，可以产生图 1-6 和 8-12 中所示的本发明的一个或多个实施例的逻辑上或功能上等价的形式。在一个实施例中，设计结构 990 可包含经编译的、可执行的 HDL 模拟模型，该模型在功能上模拟图 1-6 和 8-12 中所示的器件。
     设计结构 900 还可采用用于交换集成电路的版图数据的数据格式和 / 或符号数据格式 ( 例如，存储在 GDSII(GDS2)、 GL1、 OASIS、映像文件 (map file) 中的信息、或用于存储这样的设计数据结构的任何其他适宜的格式 )。设计结构 990 可包含信息，例如，符号数据、映像文件、测试数据文件、设计内容文件、制造数据、版图参数、布线、金属层、过孔、形状、用于通过制造线布线的数据、以及制造者或其他设计者 / 开发者所需要的任何其他数据，以产生上面所描述的并在图 1-6 和 8-12 中示出的器件或结构。然后设计结构 990 可进入阶段 995，在该阶段 995，例如，设计结构 990 进而流片 (tape-out)，交付制造，交付掩模工厂，发送到另一设计工厂，发送回客户等。
     如上所述的方法用于制造集成电路芯片。制造商以原晶片形式 ( 即，作为具有多个未封装的芯片的单晶片 )、作为裸芯或以封装形式发送所产生的集成电路芯片。在后一情况下，芯片被安装在单芯片封装 ( 例如塑性载体，其中引线被附到母板或其他更高级载体 ) 中或者被安装在多芯片封装 ( 例如陶瓷载体，其具有任一或两个表面互连或掩埋的互连 ) 中。在任何情况下，芯片接着与其他芯片、分立电路元件和 / 或其他信号处理器件集成来作为 (a) 中间产品 ( 例如母板 ) 或 (b) 最终产品的一部分。最终产品可以为包括集成电路芯片的任何产品，其范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。
     本文中使用的术语是仅仅用于描述具体实施例的目的，而不旨在限制本发明。本文中使用的单数形式的 “一” 、 “一个” 和 “该” 旨在也包括复数形式，除非上下文中明确地另有规定。还应理解，在用于该说明书中时，术语 “包括” 和/或 “包含” 规定所述特征、整体、步骤、操作、元件和 / 或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和 / 或其组合的存在或附加。在下面的权利要求中的所有装置或步骤加功能要素的对应结构、材料、动作和等价物 ( 如果存在 ) 旨在包括用于与具体地要求保护的其他要求保护的要素组合地执行功能的任何结构、材料或动作。本发明的说明书是为了示例和说明的目的而给出的，而不旨在以所公开的形式穷举或限制本发明。只要不脱离本发明的范围和精神，多种修改和变体对于本领域的技术人员是显而易见的。为了最好地解释本发明的原理和实际应用，且为了使本领域的其他普通技术人员能够理解本发明的具有适于所预期的特定用途的各种修改的各种实施例，选择和描述了实施例。因此，虽然关于实施例描述了本发明，但本领域的技术人员将认识到，可以以修改且在所附权利要求的精神和范围内实施本发明。

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1、(10)申请公布号 CN 102484304 A (43)申请公布日 2012.05.30 C N 1 0 2 4 8 4 3 0 4 A *CN102484304A* (21)申请号 201080037449.5 (22)申请日 2010.08.12 12/548,033 2009.08.26 US H01P 5/12(2006.01) (71)申请人国际商业机器公司地址美国纽约 (72)发明人丁汉屹 A J约瑟夫 W H伍兹 (74)专利代理机构北京市中咨律师事务所 11247 代理人于静张亚非 (54) 发明名称硅通孔威尔金森功率分配器的方法、结构及设计结构 (57) 摘要本发。

2、明涉及硅通孔威尔金森功率分配器 (100)的方法、结构和设计结构。一种方法包括：在衬底(200)的第一侧形成输入部(105)；形成第一支路(110a)，所述第一支路包含在所述衬底中形成的第一硅通孔(120a)，其中所述第一支路电连接所述输入部和第一输出部(115a)；形成第二支路(110b)，所述第二支路包含在所述衬底中形成的第二硅通孔(120b)，其中所述第二支路电连接所述输入部和第二输出部(115b)；以及形成电阻器(125)，所述电阻器电连接在所述第一输出部与所述第二输出部之间。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.02.23 (86)PCT。

3、申请的申请数据 PCT/US2010/045249 2010.08.12 (87)PCT申请的公布数据 WO2011/028385 EN 2011.03.10 (51)Int.Cl. 权利要求书2页说明书8页附图11页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 2 页说明书 8 页附图 11 页 1/2页 2 1.一种形成功率分配器的方法，包括：在衬底的第一侧形成输入部；形成第一支路，所述第一支路包含在所述衬底中形成的第一硅通孔，其中所述第一支路电连接所述输入部和第一输出部；形成第二支路，所述第二支路包含在所述衬底中形成的第二硅通孔，其中所述第二支。

4、路电连接所述输入部和第二输出部；以及形成电阻器，所述电阻器电连接在所述第一输出部与所述第二输出部之间。 2.根据权利要求1的方法，其中：所述第一硅通孔和所述第二硅通孔基本上垂直地延伸穿过所述衬底；且所述形成第一支路、所述形成第二支路和所述形成电阻器包括规定所述第一支路、所述第二支路和所述电阻器的尺寸，以在所述输入部、所述第一输出部和所述第二输出部处提供预定的特性阻抗。 3.根据权利要求1的方法，其中形成所述输入部包括在所述衬底的所述第一侧上的第一介电材料层中形成所述输入部。 4.根据权利要求3的方法，还包括在与所述衬底的所述第一侧相反的所述衬底的第二侧上的另一介电材料层中形成所。

5、述第一输出部和所述第二输出部。 5.根据权利要求3的方法，还包括在所述衬底的所述第一侧与所述输入部之间形成第一接地平面。 6.根据权利要求5的方法，还包括在所述衬底的第二侧与所述第一和第二输出部之间形成第二接地平面。 7.根据权利要求3的方法，还包括在所述第一硅通孔与所述第二硅通孔之间的所述衬底中形成至少一个接地硅通孔。 8.根据权利要求7的方法，还包括在所述第一硅通孔和所述第二硅通孔中的至少一个与所述至少一个接地硅通孔之间的所述衬底中形成至少一个填充有绝缘体的硅通孔。 9.根据权利要求1的方法，还包括选择性调整所述衬底的厚度，以获得预定的中心操作频率。 10.根据权利要求9的方法，。

6、其中所述选择性调整所述衬底的厚度包括对所述衬底进行研磨、铣削和减薄中的一者。 11.根据权利要求1的方法，其中所述输入部、所述第一支路、所述第二支路、所述电阻器、所述第一输出部和所述第二输出部共同构成威尔金森功率分配器。 12.一种半导体结构，包括：输入部，其在衬底上的第一层中；第一输出部和第二输出部，其在所述衬底上的第二层中；第一支路，其包含延伸穿过所述衬底的第一硅通孔，且电连接在所述输入部与所述第一输出部之间；第二支路，其包含延伸穿过所述衬底的第二硅通孔，且电连接在所述输入部与所述第二输出部之间；以及电阻器，其电连接在所述第一输出部与所述第二输出部之间。 13.根据权利要。

7、求12的结构，其中：权利要求书CN 102484304 A 2/2页 3 所述第一层在所述衬底的第一侧上；以及所述第二层在所述衬底的与所述第一侧不同的第二侧上。 14.根据权利要求13的结构，还包括至少一个接地硅通孔，所述至少一个接地硅通孔延伸穿过在所述第一硅通孔与所述第二硅通孔之间的所述衬底。 15.根据权利要求14的结构，还包括至少一个填充有绝缘体的硅通孔，所述至少一个填充有绝缘体的硅通孔位于所述第一硅通孔和所述第二硅通孔中的至少一个与所述至少一个接地硅通孔之间的所述衬底中。 16.根据权利要求12的结构，其中所述输入部、所述第一支路、所述第二支路、所述电阻器、所述第一。

8、输出部和所述第二输出部共同构成威尔金森功率分配器。 17.一种在机器可读介质中有形地具体化的设计结构，其用于设计、制造、或测试集成电路，所述设计结构包括：输入部，其在衬底上的第一层中；第一输出部和第二输出部，其在所述衬底上的第二层中；第一支路，其包含延伸穿过所述衬底的第一硅通孔，且电连接在所述输入部与所述第一输出部之间；第二支路，其包含延伸穿过所述衬底的第二硅通孔，且电连接在所述输入部与所述第二输出部之间；以及电阻器，其电连接在所述第一输出部与所述第二输出部之间。 18.根据权利要求17的设计结构，其中所述设计结构包含网表。 19.根据权利要求17的设计结构，其中所述设计结构作。

9、为用于交换集成电路的版图数据的数据格式而驻存于存储介质上。 20.根据权利要求17的设计结构，其中所述设计结构驻存于可编程门阵列中。权利要求书CN 102484304 A 1/8页 4 硅通孔威尔金森功率分配器的方法、结构及设计结构技术领域 0001 本发明一般涉及半导体器件，更特别地，涉及硅通孔威尔金森功率分配器 (through-silicon-via Wilkinson power divider)的方法、结构及设计结构。背景技术 0002 威尔金森功率分配器(又称为“威尔金森功率分离器(power splitter)”)广泛用于相控阵列雷达应用中，还用于其它RF应用。

10、中，以将一条线路的功率分离到两条线路(或者，将两条线路的功率组合到一条线路)。通常，在集成电路芯片的后段制程(BEOL)处理中，在金属层中以水平方式实现毫米波(MMW)威尔金森功率分配器(WPD)。由于WPD的水平延伸结构，WPD在芯片上占用许多空间(例如，具有大的占用面积(footprint)。 0003 更具体而言，WPD一般包括：分成两个支路(leg)的输入线、在每个支路的与分叉 (split)相反的末端处的相应输出部、以及连接在两个输出部之间的电阻器。根据定义，WPD 的支路具有规定的长度(例如，四分之一波长，即，/4)，电阻器具有规定的电阻(例如， 2Zo)，这导致输入部(in。

11、put)和两个输出部(output)都具有匹配的特性阻抗(Zo)。此外，电阻器使两个输出部彼此隔离。以该方式，通过在输入部和输出部端口处提供匹配的阻抗且通过在两个输出部端口之间提供隔离，WPD得到改进而优于简单的“T”和“Y”接头。 0004 然而，由于WPD的支路必须属于特定长度，因而存在最小占用面积(例如，从平面图中所见的面积)的下限，该下限可在常规的金属-电介质BEOL层叠中在给定的频率下针对适当的分配器性能而获得。也就是说，当WPD的支路在晶片之上的布线级中被实现为水平迹线(trace)时，WPD需要大量的芯片空间。因此，以常规方式取向的WPD的必要最小尺寸占用面积对于相控。

12、阵列系统的总成本具有负面的影响。 0005 因此，现有技术中存在克服上述缺点和限制的需求。发明内容 0006 在本发明的第一方面，提供一种形成功率分配器的方法，其包括：在衬底的第一侧形成输入部；形成第一支路，所述第一支路包含在所述衬底中形成的第一硅通孔，其中所述第一支路电连接所述输入部和第一输出部；形成第二支路，所述第二支路包含在所述衬底中形成的第二硅通孔，其中所述第二支路电连接所述输入部和第二输出部；以及形成电阻器，所述电阻器电连接在所述第一输出部与所述第二输出部之间。 0007 在本发明的另一方面，提供一种半导体结构，其包含：输入部，其在衬底上的第一层中；第一输出部和第二输出部。

13、，其在所述衬底上的第二层中；第一支路，其包含延伸穿过所述衬底的第一硅通孔，且电连接在所述输入部与所述第一输出部之间；第二支路，其包含延伸穿过所述衬底的第二硅通孔，且电连接在所述输入部与所述第二输出部之间；以及电阻器，其电连接在所述第一输出部与所述第二输出部之间。 0008 在本发明的另一方面，提供一种在机器可读介质中有形地具体化的设计结构，其用于设计、制造、或测试集成电路。该设计结构包含：输入部，其在衬底上的第一层中；第一说明书CN 102484304 A 2/8页 5 输出部和第二输出部，其在所述衬底上的第二层中；第一支路，其包含延伸穿过所述衬底的第一硅通孔，且电连接在所述输。

14、入部与所述第一输出部之间；第二支路，其包含延伸穿过所述衬底的第二硅通孔，且电连接在所述输入部与所述第二输出部之间；以及电阻器，其电连接在所述第一输出部与所述第二输出部之间。附图说明 0009 通过本发明的示例性实施例的非限制性实例，参考给出的多个附图，在下面的详细说明中描述本发明。 0010 图1示出根据本发明的方面的功率分配器的一般电路图； 0011 图2示意性示出用于层叠芯片配置中的根据本发明的方面的功率分配器； 0012 图3-6示出根据本发明的方面的功率分配器的各部分的视图； 0013 图7示出与根据本发明的方面的结构的模拟相关的数据的图； 0014 图8-12示出根据本发明的。

15、方面的功率分配器的实施例的图；以及 0015 图13为在半导体设计、制造和/或测试中使用的设计程序的流程图。具体实施方式 0016 本发明一般涉及半导体器件，更特别地，涉及硅通孔威尔金森功率分配器的方法、结构及设计结构。在实施例中，威尔金森功率分配器(WPD)利用硅通孔(TSV)作为功率分配器的支路的部分。以该方式，可在芯片内否则未被使用的空间中使用实质上垂直的TSV 而实现WPD的必需的支路长度。通过将垂直取向的TSV用于支路，取代原来在芯片之上的布线级中使用水平取向的迹线，本发明的实施实现了WPD的占用面积的尺寸的减小。以该方式，可以使整个芯片较小。本发明的实施可用于MMW相控阵。

16、列系统中，以在相控阵列应用中提供对硅的更高效的利用。例如，本发明的实施可用作层叠芯片相控阵列雷达设计中的威尔金森功率分配器。 0017 图1示出根据本发明的方面的WPD 5的一般电路图。在实施例中，在半导体衬底 10中将WPD 5实现为具有在衬底10的背面(例如，底部)上的至少一个布线层15以及在衬底10的正面(例如，顶部)上的至少一个布线层20。在衬底的一侧上的输入部25(例如，信号线)在节点30处分成功率分配器的两个支路35a、35b。根据本发明的方面，将支路 35a、35b具体化为在衬底10中的硅通孔(又称为“衬底通孔(through-substrate-via)”和 “晶片通孔。

17、(through-wafer-via)”)。每个支路35a、35b连接至在衬底10的与输入部25 侧相反的一侧处的相应输出部40a、40b，且芯片上电阻器45连接在输出部40a、40b之间。每个支路35a、35b的在分叉节点30与电阻器45之间的长度基本上等于四分之一波长(例如，/4)，电阻器45具有实质上2Zo的电阻，例如，输入部25和输出部40a、40b信号线的所需特性阻抗(Zo)的两倍。 0018 图2示意性示出用于层叠芯片配置中的根据本发明的方面的WPD。更具体而言，图2示出在层叠芯片配置(例如，层叠芯片相控阵列雷达设计)中连接的第一衬底10和第二衬底10。第一WPD 5被设。

18、置在第一衬底10中，第二WPD 5被设置在第二衬底 10中。以该方式，可以看出，可将本发明的实施用于减小层叠芯片配置的总尺寸。 0019 图3-5示出根据本发明的方面的TSV WPD 100的视图。更具体而言，图3-5示出说明书CN 102484304 A 3/8页 6 可在层叠半导体结构中形成的导电组件。然而，为了清楚起见，在图3-5的视图中省略了衬底和布线级。图3示出包括硅通孔信号线的传输线结构，而图4及5分别示出图3的部分 IV及V的放大视图。如下文针对图6所详细说明的，本文所述结构可使用常规半导体制造技术形成，并可由任何合适材料构成。 0020 如图3-5中所示，WPD 10。

19、0包括信号线输入部105，其对应于上述输入部25。在实施例中，输入部105包含形成于衬底背面上的层(例如，布线级、金属化层等)中的信号线 (例如，微带传输线的布线迹线)的一部分。WPD 100还包括设置在输入部105与第一和第二输出部115a、115b之间的第一和第二支路110a、110b。根据本发明的方面，第一和第二输出部115a和115b形成于衬底正面上的层中，且第一支路110a和第二支路110b包含相应的第一信号TSV 120a和第二信号TSV 120b，第一信号TSV120a和第二信号TSV 120b形成于衬底中且电连接输入部105与输出部115a、115b。WPD 100还。

20、包括在衬底正面上的层中形成的电阻器125。在实施例中，第一支路110a和第二支路110b在与输入部相同的层中的位置130处从输入部105分叉。 0021 在实施例中，输入部105、支路110a和110b、输出部115a和115b、电阻器125、以及位置130分别对应于上文针对图1所说明的输入部25、支路35a和35b、输出部40a和40b、电阻器45、以及节点30。以该方式，WPD 100包含TSV。 0022 仍然参考图3-5，在实施例中，WPD 100可另外包含接地平面结构。以该方式，WPD 100可包含微带传输线及TSV。例如，可在衬底背面上的另一层中形成第一接地平面150，该。

21、另一层与其中形成有输入部105的层不同。在实施例中，第一接地平面150形成在输入部 105与衬底之间，并可根据常规的微带传输线技术而相对于输入部105和支路110a、110b来规定尺寸(be sized)。 0023 另外，可在衬底正面上的另一层中形成第二接地平面155，该另一层与其中形成有输出部115a、115b和电阻器125的层不同。在实施例中，第二接地平面155形成在输出部 115a、115b与衬底之间，且可根据常规的微带传输线技术而相对于输出部115a、115b来规定尺寸。 0024 如图3所示，WPD 100可另外包括第一和第二接地TSV 160a、160b，该第一和第二接地。

22、TSV 160a、160b是穿过衬底而形成的且连接在第一接地平面150与第二接地平面 155之间。例如，第一接地平面150和第二接地平面155可包含在其相应层中形成的分支 (take-off)部分165，以提供向第一和第二接地TSV 160a、160b的电连接。在实施例中，第一和第二接地TSV 160a、160b可根据常规的微带传输线技术而相对于第一和第二信号TSV 120a、120b来规定尺寸。 0025 图6示出包含根据本发明的方面的WPD 100的层叠半导体结构的横截面图。如图 6所示，在实施例中，WPD 100至少部分地形成在半导体衬底200中。衬底200可以是任何常规的硅基半导体。

23、衬底，包括但不限于：Si、SiGe、SiC、SiGeC、及层叠的半导体，例如绝缘体上硅(SOI)、Si/SiGe、及绝缘体上SiGe(SGOI)。 0026 在实施例中，该结构包括形成在衬底200的背面上的层205、210和215。该结构还可包括形成在衬底200的正面上的多个布线级(例如，层300、302、304、306、308)和过孔层(例如，310、312、314、316、318)。层(例如，205、210和215)、布线级(例如，层300、302、 304、306、308)以及过孔层(例如，310、312、314、316、318)可包含任何常规金属(例如，铜、说明书CN 10。

24、2484304 A 4/8页 7 钨、铝等)和任何常规介电材料(例如，二氧化硅(SiO 2 )、原硅酸四乙酯(TEOS)、硼磷硅酸盐玻璃BPSG等)，并可使用常规的半导体制造技术(例如，化学气相沉积(CVD)等)形成。 0027 在实施例中，输入部105形成为设置在层215中的导电材料，输出部115a、115b形成为设置在层308中的导电材料，电阻器125形成为设置在层316中的导电材料，信号TSV 120a、120b形成为设置在衬底200中的导电材料。这些部件及本文所描述的所有其它部件可使用以下技术制造，这些技术包括但不限于：光刻掩蔽和蚀刻、化学气相沉积(CVD)、金属沉积、化学机械。

25、抛光(CMP)等，这些技术为本领域中公知的，因此相信进一步的解释并非对本发明的理解所必需的。 0028 根据本发明的方面，可在任何所希望的层中形成额外的导电材料，以将信号TSV 120a、120b连接至输入部105和相应的输出部115a、115b。例如，第一支路110a可包含上部 225，该上部225包含形成在布线级(例如，层300、302、304和306)和过孔层(例如，310、 312、314、316和318)中的导电材料，以将第一信号TSV 120a电连接至第一输出部115a。同样地，第一支路110a可包含下部230，该下部230包含形成在层205、210和215中的导电材料，以将。

26、第一信号TSV 120a电连接至输入部105。可为第二支路110b形成类似的结构。 0029 仍然参考图6，在实施例中，第一接地平面150形成为设置在层205中的导电材料，第二接地平面155形成为设置在层302中的导电材料，第一和第二接地TSV 160a、160b形成为在衬底200中的导电材料。与部分225和230相似，延伸部235可形成为在层310、300 和312中的导电材料，以将第一和第二接地TSV 160a、160b连接至第二接地平面155。 0030 虽然图6示出了形成在特定层中的WPD 100的不同部件，但注意本发明并不限于图6所示的特定配置。更精确地说，可在本发明的范围内使。

27、用具有任何所需层数的晶片，和 /或可在任何合适的层中形成WPD 100的各种部件。 0031 根据本发明的方面，图3-6中所示的WPD 100的导电部件可由任何所需的导电材料构成，该导电材料包括但不限于：铜、铝、钨、合金、掺杂的半导体材料等。然而，本发明不限于任何特定材料，导电部件可由常规导电材料的任何组合构成。 0032 在本发明的实施例中，WPD 100的部件可形成为具有任何合适尺寸。特别地，这些部件所具有的尺寸和形状使得可以获得输入部105以及第一和第二输出部115a和115b的所需特性阻抗(例如，50欧姆)。附加地或替代地，这些部件所具有的尺寸和形状使得可以获得WPD 100。

28、所需的中心操作频率(例如，60GHz)。 0033 在非限制性实例中，输入部105可具有约4m的厚度(例如，高度)和约10m至约15m的宽度。并且，第一和第二输出部115a和115b可具有约4m的高度及约13m 至约17m的宽度。在实施例中，第一接地平面150可具有约4m的高度，第一接地平面的底面与输入部105的顶面相距约10m。并且，第二接地平面155可具有约0.32m的高度，其中第二接地平面155的顶面与第一和第二输出部115a和115b的底面相距约11m。对于本发明，第一和第二接地平面150、155的长度和宽度并不是关键的，因此，在本发明的范围内，可使用根据常规微带传输线技术用。

29、以适当涵盖相关信号线的任何合适长度和宽度。此外，本发明不限于本文所述的特定尺寸，并可根据例如所需特性阻抗和中心操作频率而使用任何合适尺寸。 0034 另外，第一和第二信号TSV 120a和120b可具有约3m的宽度和约13m至约 17m的长度。另外，第一和第二接地TSV 160a、160b可具有约3m的宽度和约45m的说明书CN 102484304 A 5/8页 8 长度。第一和第二信号TSV 120a、120b以及第一和第二接地TSV 160a、160b的高度都基本上等于其中形成有这些TSV的衬底的厚度(例如，高度)。在非限制性实例中，该高度可为约300m。然而，本发明不限于这。

30、些尺寸，并可使用任何合适尺寸，例如，以获得所需的特性阻抗和中心操作频率。此外，如下文所详细说明的，可选择性调整(例如，通过研磨、减薄等)衬底的高度并由此选择性调整TSV的高度，以调制WPD 100的中心操作频率。 0035 仍然参考图6，在本发明的范围内，可使用一个或多个填充有绝缘体的TSV 250。在实施例中，一个或多个填充有绝缘体的TSV 250包含形成在衬底200中并用绝缘体材料而非导电材料填充的TSV。根据本发明的方面，一个或多个填充有绝缘体的TSV 250被设置在第一和第二信号TSV120a、120b与第一和第二接地TSV 160a、160b之间，以选择性调整 WPD100。

31、的操作特性。例如，可以用具有与衬底200的材料不同(例如，较低)的介电常数的二氧化硅(SiO 2 )填充所述一个或多个填充有绝缘体的TSV250。因此，当在信号TSV与接地 TSV之间设置这样的填充有绝缘体的TSV时，可改善信号线的损耗特性。 0036 在实施例中，所述一个或多个填充有绝缘体的TSV 250具有与第一和第二接地 TSV 160a、160b基本上相同的尺寸；然而，在本发明的范围内，可使用任何尺寸。此外，在根据本发明的方面的相应信号TSV与接地TSV之间可设置任何数目的填充有绝缘体的TSV 250。 0037 图7示出与根据本发明的方面的结构的模拟相关的数据图。特别地，图7示出。

32、类似于上述WPD 100的模拟传输线结构的各种数据，其中所模拟的传输线结构被配置为具有约 50欧姆的特性阻抗和约60GHz的中心操作频率。在图7中，标记“1”代表输入部，标记“2” 代表第一输出部，标记“3”代表第二输出部。例如，曲线“S23”代表在第一输出部与第二输出部之间的隔离损耗，而曲线“S21”代表在输入部与第一输出部之间的插入损耗，等等。 0038 更具体而言，曲线“S21”和“S31”示出在传输线结构的输入部与相应输出部之间的插入损耗。从图7中可以看出，在操作频率(例如，约60GHz)下，插入损耗为约3.8dB，这非常接近于理想WPD的理想值3.0dB。注意，约0.8dB的。

33、插入损耗所针对的是具有用钨填充的信号TSV的模拟传输线结构，并且，使用铜取代钨将进一步改善该插入损耗。 0039 示出在第一输出部与第二输出部之间的隔离损耗的曲线“S23”表明：模拟的传输线结构的运作如同WPD。例如，回波损耗和隔离损耗都优于15dB，且模拟的传输线结构呈现出完美的相位平衡和振幅平衡。 0040 此外，与图7相关的模拟传输线结构(对应于针对图3-6所说明的WPD100)具有其中宽度为约145m且长度为约95m的占用面积(例如，在平面图中的面积)。由于 WPD的支路形成为TSV，例如，在衬底之上的布线级中实质上垂直地而非水平地穿过衬底的 TSV，因而获得该相对小的占用面积。

34、。因此，根据本发明的方面形成的传输线结构的占用面积小于使用常规水平取向的WPD所实现的占用面积。 0041 根据本发明的其它方面，可通过衬底的厚度以及所使用的填充有绝缘体的TSV的尺寸和数目，选择性调整具有根据本发明的方面的TSV WPD的传输线结构的中心操作频率。例如，在实施例中，调整(例如，通过铣削、研磨、减薄等)衬底的厚度，使得WPD(包括信号 TSV)的支路在预定中心操作频率下具有/4的长度。以该方式，可将具有根据本发明的方面的TSV WPD的传输线结构的实施调制至预定的中心操作频率和特性阻抗。 0042 图8-12示出根据本发明的方面的功率分配器的实施例的示意图。例如，图8示。

35、出说明书CN 102484304 A 6/8页 9 与针对图3-6所述的WPD 100对应的传输线的图。特别地，图8示意性示出在芯片(例如，衬底)的相应的正面和背面处的输入部105；输出部115a、115b；信号TSV 120a、120b；电阻器125；以及接地TSV 160a、160。 0043 图9示出具有输入部105；输出部115a、115b；信号TSV 120a、120b；以及电阻器 125的实施例。取代第一和第二接地TSV 160a、160b，图9中的实施例示出设置在信号TSV 120a、120b之间的单个接地TSV 160。可使用该实施例使器件更小。 0044 图10示出。

36、具有输入部105；输出部115a、115b；信号TSV 120a、120b；电阻器125；以及接地TSV 160a、160b的实施例。图10的实施例还具有在信号TSV 120a、120b附近以带线配置(stripline configuration)设置的额外接地TSV 160a和160b。 0045 图11示出具有输入部105；输出部115a、115b；信号TSV 120a、120b；电阻器125 的实施例。在该配置中，三个接地TSV 160、160和160以带线配置设置在信号TSV 120a、120b附近。 0046 图12示出其中输入部105以及输出部115a和115b设置在芯片(例。

37、如，衬底)的相同侧上的实施例。在该实施例中，WPD的每个支路包含两个信号TSV。例如，WPD的第一支路包含信号TSV 120a和120a，WPD的第二支路包含信号TSV 120b和120b。电连接 122a设置在芯片背面上，以电连接第一支路的信号TSV 120a和120a。并且，电连接122b 设置在芯片背面上，以电连接第二支路的信号TSV 120b和120b。以该方式，可有效地使 WPD的每个支路的长度加倍。图12所示的实施例还包括适当的接地TSV 160、160、160、 160和160。 0047 图13示出了例如用于半导体IC逻辑设计、模拟、测试、布图(layout)以及制造的示。

38、例性设计流程900的框图。设计流程900包括用于处理设计结构或器件的过程和机制以产生上面所述并在图1-6和8-12中所示的设计结构和/或器件的逻辑或功能上等价的表示。由设计流程900处理和/或产生的设计结构被编码在机器可读的传输或存储介质上以包括这样的数据和/或指令，当该数据和/或指令在数据处理系统上执行或处理时，产生硬件部件、电路、器件或系统的在逻辑上、结构上、机械上或功能上等价的表示。设计流程900 可以根据所设计的表示的类型而变化。例如，用于构建专用IC(ASIC)的设计流程900可不同于用于设计标准部件的设计流程900或用于将设计例示(instantiate)到可编程阵列中。

39、(例如，由Inc.或Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA)的设计流程900。 0048 图13示例了包括优选由设计过程910处理的输入设计结构920的多个这样的设计结构。设计结构920可以为由设计过程910产生和处理的逻辑模拟设计结构以产生硬件器件的逻辑上等价的功能表示。设计结构920还可以或替代地包含数据和/或程序指令，当由设计流程910进行处理时，该数据和/或程序指令可以产生硬件器件的物理结构的功能表示。不管表示功能和/或结构设计特征，使用如由核心开发者/设计者实施的电子计算机辅助设计(ECAD)来产生设计结构920。当设计结构920被编码在机器可读。

40、的数据传输、门阵列、或存储介质上时，可以在设计过程910内通过一个或多个硬件和/或软件模块来访问和处理设计结构920，从而模拟或在功能上表示诸如在图1-6和8-12中示出的那些的电子部件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可包含文件或其他数据结构，其包括人和/或机器可读的源代码、编译结构、和计算机可执行的代码结构，当其说明书CN 102484304 A 7/8页 10 被设计或模拟数据系统处理时，可以在功能上模拟或表示硬件逻辑设计的电路或其他层。这样的数据结构可包括硬件描述语言(HDL)设计实体或与诸如Verilog和VHDL的较低级 HDL设计语言和。

41、/或诸如C或C+的较高级设计语言一致和/或匹配的其他数据结构。 0049 设计过程910优选采用和并入硬件和/或软件模块，以合成、翻译或处理在图1-6 和8-12中示出的部件、电路、器件或逻辑结构的设计/模拟功能等价物，从而产生包含诸如设计结构920的设计结构的网表(netlist)980。网表980可包含例如表示布线、分立部件、逻辑门、控制电路、I/O器件、模型等等的列表的经编译或处理的数据结构，其描述了与集成电路设计中的其他部件和电路的连接。可以使用迭代过程来合成网表980，在该迭代过程中，根据器件的设计规范和参数而重复合成网表980一次或多次。与这里描述的其他设计结构类型相同，。

42、网表980可被记录在机器可读的数据存储介质上或被编程到可编程门阵列中。介质可以为非易失性存储介质，例如，磁盘或光盘驱动器、可编程门阵列、压缩闪存或其他闪速存储器。附加地或替代地，介质可以为系统或高速缓冲存储器、缓冲空间、或者电气或光导器件和材料，在该介质上，可以通过互联网或其他适宜的联网装置来传输并中间存储数据包。 0050 设计过程910可包括用于处理包括网表980的各种输入数据结构类型的硬件和软件模块。例如，这样的数据结构类型可以驻存(reside)于库(library)部件930内并包括公共使用的部件、电路和器件的组，其包括用于给定制造技术(例如，不同的技术节点， 32nm、。

43、45nm、90nm等)的模型、版图和符号表示。数据结构类型可以进一步包括设计规范 940、表征数据950、验证用数据960、设计规则970以及测试数据文件985，该测试数据文件 985可包括输入测试图形、输出测试结果以及其他测试信息。例如，设计过程910可以进一步包括标准机械设计过程，例如应力分析、热分析、机械事件模拟、用于诸如铸造、模制和模压成形(die press forming)的操作的工艺模拟等。在不背离本发明的精神和范围的情况下，机械设计领域的普通技术人员可以理解在设计过程910中使用的可能的机械设计工具和应用的范围。设计过程910还可包括用于进行标准电路设计过程(例如，时序。

44、分析、验证、设计规则检查、位置和布线操作等等)的模块。 0051 设计过程910采用和并入逻辑和物理设计工具(例如HDL编译器和模拟模型构建工具)，以处理设计结构920与某些或所有的所描述的支撑数据结构以及任何附加的机械设计或数据(如果适用)，从而产生第二设计结构990。设计结构990驻存于存储介质或可编程门阵列上，并具有用于交换机械器件和结构的数据的数据格式(例如，存储在IGES、 DXF、Parasolid XT、JT、DRG中的信息，或用于存储或提取(render)这样的机械设计结构的任何其他合适的格式)。与设计结构920相似地，设计结构990优选包括一个或多个文件、数据结构。

45、、或其他计算机编码的数据或指令，其驻存于传输或数据存储介质上，并且当被ECAD 系统处理时，可以产生图1-6和8-12中所示的本发明的一个或多个实施例的逻辑上或功能上等价的形式。在一个实施例中，设计结构990可包含经编译的、可执行的HDL模拟模型，该模型在功能上模拟图1-6和8-12中所示的器件。 0052 设计结构900还可采用用于交换集成电路的版图数据的数据格式和/或符号数据格式(例如，存储在GDSII(GDS2)、GL1、OASIS、映像文件(map file)中的信息、或用于存储这样的设计数据结构的任何其他适宜的格式)。设计结构990可包含信息，例如，符号数据、映像文件、测试。

46、数据文件、设计内容文件、制造数据、版图参数、布线、金属层、过孔、形状、用说明书CN 102484304 A 10 8/8页 11 于通过制造线布线的数据、以及制造者或其他设计者/开发者所需要的任何其他数据，以产生上面所描述的并在图1-6和8-12中示出的器件或结构。然后设计结构990可进入阶段995，在该阶段995，例如，设计结构990进而流片(tape-out)，交付制造，交付掩模工厂，发送到另一设计工厂，发送回客户等。 0053 如上所述的方法用于制造集成电路芯片。制造商以原晶片形式(即，作为具有多个未封装的芯片的单晶片)、作为裸芯或以封装形式发送所产生的集成电路芯片。在后一。

47、情况下，芯片被安装在单芯片封装(例如塑性载体，其中引线被附到母板或其他更高级载体) 中或者被安装在多芯片封装(例如陶瓷载体，其具有任一或两个表面互连或掩埋的互连) 中。在任何情况下，芯片接着与其他芯片、分立电路元件和/或其他信号处理器件集成来作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以为包括集成电路芯片的任何产品，其范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。 0054 本文中使用的术语是仅仅用于描述具体实施例的目的，而不旨在限制本发明。本文中使用的单数形式的“一”、“一个”和“该”旨在也包括复数形式，除非上下文中明确。

48、地另有规定。还应理解，在用于该说明书中时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或附加。 0055 在下面的权利要求中的所有装置或步骤加功能要素的对应结构、材料、动作和等价物(如果存在)旨在包括用于与具体地要求保护的其他要求保护的要素组合地执行功能的任何结构、材料或动作。本发明的说明书是为了示例和说明的目的而给出的，而不旨在以所公开的形式穷举或限制本发明。只要不脱离本发明的范围和精神，多种修改和变体对于本领域的技术人员是显而易见的。为了最好地解释本发明的原理和实际应。

49、用，且为了使本领域的其他普通技术人员能够理解本发明的具有适于所预期的特定用途的各种修改的各种实施例，选择和描述了实施例。因此，虽然关于实施例描述了本发明，但本领域的技术人员将认识到，可以以修改且在所附权利要求的精神和范围内实施本发明。说明书CN 102484304 A 11 1/11页 12 图1 图2 说明书附图CN 102484304 A 12 2/11页 13 图3 说明书附图CN 102484304 A 13 3/11页 14 图4 图5 说明书附图CN 102484304 A 14 4/11页 15 图6 说明书附图CN 102484304 A 15 5/11页 16 图7 说明书附图CN 102484304 A 16 6/11页 17 图8 说明书附图CN 102484304 A 17 7/11页 18 图9 说明书附图CN 102484304 A 18 8/11页 19 图10 说明书。

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