《数字电路实现的时钟和数据恢复系统.pdf》由会员分享，可在线阅读，更多相关《数字电路实现的时钟和数据恢复系统.pdf（10页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 102281043 A (43)申请公布日 2011.12.14 C N 1 0 2 2 8 1 0 4 3 A *CN102281043A* (21)申请号 201110079779.7 (22)申请日 2011.03.30 H03H 17/02(2006.01) (71)申请人无锡晨星网联科技有限公司 地址 214028 江苏省无锡市新区长江路 21-1号310室 申请人江苏华丽网络工程有限公司 无锡网芯科技有限公司 (72)发明人陈健 郑有为 何慈康 (74)专利代理机构无锡华源专利事务所 32228 代理人聂汉钦 (54) 发明名称 数字电路实现的时钟和数据恢。
2、复系统 (57) 摘要 本发明涉及一种带一阶回路特征、分立的频 率跟踪及相位跟踪的数字电路实现的时钟和数据 恢复系统（CDR）。一阶回路保证了回路稳定，而 分立的频率跟踪和相位跟踪使得恢复的时钟相 位徘徊最小化，使高精度频率跟踪和低延时相位 跟踪成为可能。高精度频率跟踪可以运行在较低 的频率以上以克服电路速度的限制。由于锁相环 （PLL）时钟产生器置于CDR环路以外，尤其适用于 多通道数据通讯系统使用。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 4 页 CN 102281050 A 1/1页 2 1.一种数字电。
3、路实现的时钟和数据恢复系统，其特征在于包括以下功能模块： 一个鉴相器，用于采样数据和数据变化； 一个数字环路滤波器，跟随于所述鉴相器之后，其由一个高精度的频率跟踪路径和两 个低延迟相位跟踪路径组成，具有一阶数字滤波器的特性； 两个时钟相位内插电路，跟随于所述数字环路滤波器之后，分别用于产生数据采样时 钟和数据变化采样时钟，所述数据采样时钟信号和数据变化采样时钟信号反馈至所述鉴相 器； 一个锁相环电路，处于上述反馈回路之外，其连接所述两个时钟相位内插电路，用于为 两个时钟相位内插电路提供8个同频率且逐个相差为45的参考时钟族。 2.根据权利要求1所述数字电路实现的时钟和数据恢复系统，其特征在于：。
4、所述数字 环路滤波器包括以下功能模块： 一个抽取滤波器，用于减低频率跟踪路径的数据率； 一个高精度模-K的积分器，跟随于所述抽取滤波器之后，用于跟踪和存储频率信息； 一个增益级，跟随于所述高精度模-K的积分器之后，用于降低积分器输出的精度； 两个低延时模-M的加法器，具有独立的低延迟相位跟踪路径，并跟随于所述增益级之 后，用于将当前的相位信息和存储的频率信息合成，输出时钟相位信息。 3.根据权利要求2所述数字电路实现的时钟和数据恢复系统，其特征在于：所述增益 级的增益g1，用截断1/2 i （i = 1，2，3，.）实现。 4.根据权利要求2所述数字电路实现的时钟和数据恢复系统，其特征在于：所。
5、述两个 低延时模-M的加法器中的一个具有内置的180相移功能。 权 利 要 求 书CN 102281043 A CN 102281050 A 1/4页 3 数字电路实现的时钟和数据恢复系统 技术领域 0001 本发明涉及数据通讯接收器中的时钟和数据恢复电路，具体涉及具有数字环路滤 波特性的时钟和数据恢复电路，其具有锁相环（PLL)置于时钟和数据恢复电路（CDR）环路 之外的特点，因此非常适用于多通道的数据通讯系统。 背景技术 0002 时钟和数据恢复电路（clock data recovery，以下简称CDR）广泛应用于数据通信 系统。当一个数据通信接收器接收到一个数据流，该数据流实际上是从链。
6、接器发出的模拟 信号波形，这个摸拟信号携带着数据和时钟信息，从该模拟信号中提取数据和时钟被称为 时钟和数据恢复。从链接器件传送过来的模拟波形的相位通常是未知的，从链接器件传送 出的频率和当地产生的数据时钟频率之间通常有频率误差，频率偏移量通常是在百万分之 几百（ppm）。接收器必须精确追踪相位和频率两个信息，以便可靠地检测到模拟波形所代表 的数据。 0003 传统CDR功能的实现主要依赖于模拟电路。一个典型的实施是如图1所示的双循 环的CDR电路。如图1所示，该CDR电路由共享模拟环路滤波器和电压控制振荡器（VCO）的 频率跟踪环路和相位跟踪环路组成。一个锁相环电路用以从参考时钟（refck）。
7、产生时钟信 号（pllck），这个时钟信号的频率和链接器发出的信号所携带的时钟信号频率可有百万分 之几百（ppm）的误差。这个锁相环把VCO的输出频率带入相位跟踪环路可以锁定到的输入 信号波形的频率范围。 0004 上述模拟CDR功能的执行有两个主要缺点：一是模拟环路滤波器需要占用相当大 的芯片面积，二是电压控制振荡器（VCO）需要消耗大量电能。为了克服这些问题，提出了数 字化的CDR实施。 0005 图2显示了一个现有的一阶数字CDR回路的实现。一个简单的数字积分器取代了 模拟环路滤波器，时钟相位内插电路（CPI）和延迟锁定回路取代了电压控制振荡器（VCO）。 该CDR电路克服了模拟CDR电。
8、路的缺点，此外由于其一阶环路特征，所以也没有稳定性问题 存在。 0006 上述数字CDR功能执行的主要缺点是其统一的频率和相位跟踪能力。如果为了精 确的频率跟踪而选用一个宽字节积分器（字节宽M），积分器由于电路速度的需要运行在一 个较低的频率，因此增加了回路的时延，从而导致高频相位跟踪能力的降低，也就是降低了 高频抖动容限；如果为了短回路时延而选用一个窄字节积分器（字节宽M），则频率跟踪较 粗糙，这时恢复的时钟频率会展现出较大的围绕目标频率的徘徊。 发明内容 0007 针对上述问题，申请人进行了改进研究，为高速数字通信系统提供了一种简洁可 靠的数字电路实现的时钟和数据恢复系统，既保留一阶数字C。
9、DR电路的优点，又同时优化 频率和相位跟踪的能力。 说 明 书CN 102281043 A CN 102281050 A 2/4页 4 0008 本发明的技术方案如下： 一种数字电路实现的时钟和数据恢复系统，包括以下功能模块： 一个鉴相器，用于采样数据和数据变化； 一个数字环路滤波器，跟随于所述鉴相器之后，其由一个高精度的频率跟踪路径和两 个低延迟相位跟踪路径组成，具有一阶数字滤波器的特性； 两个时钟相位内插电路，跟随于所述数字环路滤波器之后，分别用于产生数据采样时 钟和数据变化采样时钟，所述数据采样时钟信号和数据变化采样时钟信号反馈至所述鉴相 器； 一个锁相环电路，处于上述反馈回路之外，其连。
10、接所述两个时钟相位内插电路，用于为 两个时钟相位内插电路提供8个同频率且逐个相差为45的参考时钟族。 0009 其进一步的技术方案为：所述数字环路滤波器包括以下功能模块： 一个抽取滤波器，用于减低频率跟踪路径的数据率； 一个高精度模-K的积分器，跟随于所述抽取滤波器之后，用于跟踪和存储频率信息； 一个增益级，跟随于所述高精度模-K的积分器之后，用于降低积分器输出的精度； 两个低延时模-M的加法器，具有独立的低延迟相位跟踪路径，并跟随于所述增益级之 后，用于将当前的相位信息和存储的频率信息合成，输出时钟相位信息。 0010 以及，其进一步的技术方案为：所述增益级的增益g1，用截断1/2 i （i。
11、 = 1，2， 3，.）实现。所述两个低延时模-M的加法器中的一个具有内置的180相移功能。 0011 本发明的有益技术效果是： 本发明采用分立的频率跟踪和相位跟踪以增强一阶数字CDR环路的性能。一阶回路保 证了回路稳定，而分立的频率跟踪和相位跟踪使得恢复的时钟相位徘徊最小化，使高精度 频率跟踪和低延时相位跟踪成为可能。高精度频率跟踪可以运行在较低的频率以上以克服 电路速度的限制。由于锁相环（PLL）时钟产生器置于CDR环路以外，尤其适用于多通道数 据通讯系统使用。 附图说明 0012 图1是现有模拟CDR回路的结构框图。 0013 图2是现有一阶数字CDR回路的结构框图。 0014 图3是本。
12、发明的实施例框图。 0015 图4 是本发明在多通道数据通讯接收器中的应用图。 0016 图5是本发明的等效模型框图。 0017 图6 是本发明的Z域模型框图。 具体实施方式 0018 下面结合附图对本发明的具体实施方式做进一步说明。 0019 首先就规范的CDR结构对该发明的细节进行更详细的描述。 0020 如图3所示，本发明带有一个一阶环路滤波器的频率跟踪和相位跟踪结构。采用 分立的频率跟踪和相位跟踪以增强一阶数字CDR环路的性能，使高精度频率跟踪和低时延 跟踪成为可能。其包括一个用于采样数据和数据变化的鉴相器；跟随于鉴相器之后是一个 说 明 书CN 102281043 A CN 1022。
13、81050 A 3/4页 5 数字环路滤波器，由一个高精度的频率跟踪路径和两个低延迟相位跟踪路径组成，具有一 阶数字滤波器的特性；跟随于数字环路滤波器之后是两个时钟相位内插电路，用于产生数 据采样时钟ckA和数据变化采样时钟ckT，这两个ckA和ckT信号再反馈至鉴相器；回路外 的PLL电路为CPI电路提供8个同频率且逐个相差为45的参考时钟族。 0021 其中，数字环路滤波器由一个高精度的频率跟踪路径和两个低延迟相位跟踪路径 组成： 频率跟踪：频率跟踪采用相对高精度的数字积分器（模-K），但是由于电路速度的限 制，这个积分器会有较长的延时。在这个积分器的前面放置一个抽取滤波器以降低积分器 的。
14、运行时钟频率。一个增益级g跟随在积分器后以降低积分器输出值。该积分器也可以用 流水线的方式来实现以减缓速度的限制。 0022 相位跟踪：相位跟踪可用简单的相对短字节（模-M）的低延时数字加法器来实现。 由于其字节较短，该加法器可快速运行。加法器的输出用来选择时钟相位内插电路（CPI）的 相位，这个时钟相位内插电路产生数据采样时钟ckA。第二个有180?相移的加法器用于产 生数据变化采样时钟ckT。 0023 如图4所示，对于多通道数据通信系统，每个通道需要自己的CDR电路。因此包含 多个CDR模块，由锁相环（PLL）参考时钟驱动。由于锁相环电路置于CDR回路之外，所有通 道可以共享一个共同的参。
15、考时钟也就是锁相环产生的时钟。每个CDR独立地跟踪从链接器 件传送波形的相位和频率。数据检测功能嵌入在鉴相器（PD）中。 0024 本发明的结构可以简化成如图5所示的模型。图6是本发明的Z-域模型。如图 6所示，频率跟踪路径包括一个抽取滤波器，一个积分器和一个增益级。该积分器在Z域中 的传递函数为： 这表示，频率跟踪路径有一阶数字低通滤波器的特征。由于电路速度的限制，该积分器 通常不能够全速运行。因此，在它之前放置一个抽取滤波器以降低对速度的要求。另一种 不使用抽取滤波器来缓解速度限制的方式是采用流水线式积分器。可以结合以上两种方法 来克服积分器速度的限制。一个增益级跟随在积分器后，用以降低积。
16、分器输出信号的精度。 0025 相位跟踪是一个将鉴相器（PD）输出送入到加法器的路径，这个加法器将当前的相 位方向和频率跟踪的结果相加。加法器有一个时钟周期的延迟，可以用Z域中的z -1 表示。 鉴相器（PD）的输出给出了当前采样时钟相位和输入信号的相互关系。 0026 频率跟踪范围：此一阶CDR回路具有有限的频率跟踪范围，这个范围与积分器的 精度因素K相关。这个积分器用一个模-K的计数器来实现。并且它根据在每一个数据变 化时的PD输出向上或向下计数一级。计数器旋转速度决定了的频率跟踪范围。可以证明， 频率跟踪范围表示为： DTD是数据转换密度，对于PRBS（Pseudo-Random Bin。
17、ary Sequence 伪随机二进制序 列）数据流它的数值通常是0.5。DF是抽值因素，通常取值2 i （i = 1，2，.）。基于链接 说 明 书CN 102281043 A CN 102281050 A 4/4页 6 器件之间的频率差异很小这一事实（通常在百万分之几百，ppm），积分器可以采用相对高精 度，而不会有频率跟踪的困难。 0027 对于给定的电路，速度高抽值因素使得采用高精度积分器成为可能。然而，高抽值 因素会增加环路频率跟踪的时延。因此，它增加了频率徘徊效应。一个低延迟的采样频率 跟踪设计将有较低的积分器分辨率，因此，造成较大的频率误差和采样相位误差。需要在优 化设计时做一个。
18、适当的权衡。 0028 增益级g跟随积分器，用来减低积分器输出精度，通常对增益进行简单的截断1/2 i （i = 1，2，.）来实现。 0029 如图3所示，该相位的跟踪分为两个模块，一个生产了数据眼中心的相位信息，另 一个产生数据变化时的相位信息。两个时钟相位内插电路产生相应的采样时钟ckA和ckT。 0030 相位跟踪精度：低延迟相位跟踪用以改进CDR环路的高频性能。由于低时延的要 求，相位跟踪模-M的加法器通常需采用一个相对较短字节M，相位跟踪精度可用下列表达 式计算： 因此，M值确定相位跟踪的精度。 0031 由于本发明具备一阶CDR回路特征，因此是无条件稳定。电路的速度和频率以及 相。
19、位跟踪的精度的权衡直接影响环路性能。 0032 以上所述的仅是本发明的优选实施方式，本发明不限于以上实施例。可以理解，本 领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变 化，均应认为包含在本发明的保护范围之内。 说 明 书CN 102281043 A CN 102281050 A 1/4页 7 图1 图2 说 明 书 附 图CN 102281043 A CN 102281050 A 2/4页 8 图3 说 明 书 附 图CN 102281043 A CN 102281050 A 3/4页 9 图4 图5 说 明 书 附 图CN 102281043 A CN 102281050 A 4/4页 10 图6 说 明 书 附 图CN 102281043 A 。