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一种总线通信方法、 总线通信单元及系统
    【技术领域】
     本发明涉及通信领域， 尤其涉及一种总线通信方法、 总线通信单元及系统。背景技术 随着集成电路技术和网络技术的发展， 对板间互联、 母板与子卡 （母板 , 如主板 ； 子卡是相对于母板来说的， 是母板的扩展， 通过连接器与母板相连， 比如插在电脑主板上的 网卡和显卡都属于子卡） 互联的带宽要求越来越高。高速串行总线应用也越来越广， 像 10G 以太网连接单元接口 XAUI 总线、 新一代数据包互联协议 Interlaken 总线等越来越多的应 用于板间互联、 母板与子卡互联。 由于高速串行链路对信号完整性要求很高， 随着高速串行 链路数量增加， 用于板间互联、 母板与子卡互联的高速连接器为低速接口预留的引脚数量 越来越少。 但是有时中央处理器 （CPU） 总线接口作为配置功能的首选接口是必不可缺少的， 这样就产生了矛盾。
     解决上述矛盾的现有技术方案主要有下面几种 ： 1） 增加连接器数量。此种方案 适用于布局空间比较充裕的单板或子卡设计， 对于一些布局非常紧张的单板或子卡这种方 案不适用， 而且随着单板、 子卡设计复杂度的增加， 增加连接器数量的方案受到了极大地限 制。2） 减少高速串行链路数量， 提高高速串行链路速率。随着高速串行链路速率的提高， 对 高速串行链路走线长度、 连接器选择、 PCB 板材选择、 过孔残桩处理等要求也越来越高， 接收 和发送器件也必须支持相应的高速串行链路速率， 这些大幅度增加了单板、 子卡的成本。 3） 采用 PCIE 总线替代 CPU 总线。 此种方案的使用有一定局限性， 要求所访问的器件支持 PCIE 总线接口， 然而， 目前绝大多数地器件采用的是 CPU 总线接口。4） 使用 IIC 总线。因 IIC 总 线速率低， 此种方案的使用有一定局限性。5） 并行总线串行化。将并行总线转化成串行总 线， 此种方案逻辑处理复杂， 对 PCB 走线的要求高， 并且为了保证带宽， 还要求串行总线的 速率较高。
     发明内容 本发明提供一种总线通信方法、 总线通信单元及系统， 解决现有技术中两通信单 元利用总线进行通信时， 接口引脚不够用， 为低速接口预留的引脚数量越来越少的问题。
     为解决上述技术问题， 本发明采取以下技术方案。
     一种总线通信方法， 包括 ： 将本端单元待传输的信息转换成 1 个或多个数据段， 各 数据段由 N 个比特组成 , 其中 N ≥ 1 ； 所述待传输的信息包括地址信息、 数据信息和控制信 息， 或者所述待传输的信息包括地址信息和控制信息 ； 将各数据段通过位宽为 N 的数据总 线传递至对端单元。
     在本发明一实施例中， 总线通信方法还包括 ： 通过所述位宽为 N 的数据总线接收 所述对端单元反馈的数据段形式的响应信息， 并将所述数据段形式的响应信息转换成相应 的数据信息。
     在本发明一实施例中， 将本端单元待传输的信息转换成 1 个或多个数据段的方法
     具体为 ： 先将本端单元待传输的各种信息进行合并， 对合并后的信息进行数据段转换 ； 或 者对本端单元待传输的各种信息分别进行数据段转换。
     在本发明一实施例中， 对本端单元待传输的各种信息分别进行数据段转换的过程 中： 将待传输的控制信息转换成 1 个数据段。
     在本发明一实施例中， 所述控制信息包括片选信号、 读信号和 / 或写信号。
     在本发明一实施例中， 所述数据段为由 8 个比特组成的字节。
     在本发明一实施例中， 将各数据段通过位宽为 N 的数据总线传递至对端单元之 前， 还包括 ： 将数据段组成一个或多个数据帧， 将各数据帧中的各数据段通过位宽为 N 的数 据总线传递至对端单元。
     一种总线通信单元， 包括数据段转换模块和接口模块， 其中， 所述数据段转换模块 用于将待传输的信息转换成 1 个或多个数据段， 各数据段由 N 个比特组成 , 其中 N ≥ 1 ； 所 述待传输的信息包括地址信息、 数据信息和控制信息， 或者所述待传输的信息包括地址信 息和控制信息 ； 所述接口模块用于将各数据段通过位宽为 N 的数据总线传递至对端单元。
     在本发明一实施例中， 所述接口模块还用于通过所述位宽为 N 的数据总线接收所 述对端单元反馈的数据段形式的响应信息 ； 所述数据段转换模块还用于将所述数据段形式 的响应信息转换成相应的数据信息。 在本发明一实施例中， 所述数据段转换模块包括合并模块和第一子转换模块 ； 所 述合并模块用于先将待传输的各种信息进行合并 ； 所述第一子转换模块用于对合并后的信 息进行数据段转换 ； 或者所述数据段转换模块包括第二子转换模块， 用于对待传输的各种 信息分别进行数据段转换。
     在本发明一实施例中， 所述总线通信单元还包括组帧模块， 用于将数据段组成一 个或多个数据帧 ； 所述接口模块用于将各数据帧中的各数据段通过位宽为 N 的数据总线传 递至对端单元。
     一种总线通信系统包括通过位宽为 N 的数据总线进行通信的本端单元和对端单 元， 其中， 所述本端单元为上述任一项所述的总线通信单元 ; 所述对端单元用于通过所述 位宽为 N 的数据总线接收所述本端单元发送的数据段， 并由接收的数据段还原出相应的地 址信息、 数据信息和控制信息。
     在本发明一实施例中， 所述对端单元还用于根据还原出的数据信息生成响应信 息； 将所述响应信息转换成 1 个或多个数据段， 各数据段由 N 个比特组成 , 其中 N ≥ 1 ； 将 各数据段通过所述位宽为 N 的数据总线反馈至所述本端单元。
     本发明的有益效果是 ： 本发明提供的总线通信方法、 总线通信单元及系统， 依靠位 宽为 N 的数据总线， 便可以将本端单元待传输的信息传递至对端单元， 本端单元需要向对 端单元写入数据时， 本端单元待传输的信息包括地址信息、 数据信息和控制信息， 本端单元 需要从对端单元读取数据时， 本端单元待传输的信息包括地址信息和控制信息。相对于现 有技术中， 在两总线通信单元之间， 使用相应位宽的地址总线传递地址信息、 使用相应位宽 的数据总线传递数据信息、 使用相应位宽的控制总线传递控制信息的方案而言， 可大大减 少接口引脚。
     附图说明图 1a 为本发明一实施例提供的数据段与数据总线一一对应的示意图 ； 图 1b 为本发明另一实施例提供的数据段与数据总线一一对应的示意图 ； 图 1c 为本发明另一实施例提供的数据段与数据总线一一对应的示意图 ； 图 2 为本发明一实施例提供的总线通信系统的示意图 ； 图 3 为现有技术中总线通信系统的示意图 ； 图 4 为本发明另一实施例提供的总线通信系统的示意图。具体实施方式
     本发明的主要构思是 ： 当本端单元需要向对端单元写入数据时， 本端单元将待传 输的地址信息 （数据信息的地址信息） 、 数据信息 （包括需要写入的信息） 和控制信息 （此种 情况下， 控制信息包括写信号， 或者包括片选信号和写信号） 转换成 M1 个数据段， 各数据段 由 N 个比特组成 , 其中 N ≥ 1， M1 ≥ 1 ； 再将各数据段通过位宽为 N 的数据总线传递至对端 单元， 由于各个数据段由 N 个比特组成， 所以位宽为 N 的数据总线一次传递一个数据段， 通 过 M1 次便可以将该 M1 个数据段传递至对端单元 ； 对端单元接收到本端单元发送的 M1 个数 据段之后， 按照相应的解析规则进行解析， 还原出地址信息、 数据信息和控制信息， 根据控 制信息中的写信号， 将数据信息写入相应的器件。
     当本端单元需要从对端单元读取数据时， 本端单元将待传输的地址信息和控制信 息 （此种情况下， 控制信息包括读信号 ； 或者包括片选信号和读信号） 转换成 M2 个数据段， 各数据段由 N 个比特组成 , 其中 N ≥ 1， M2 ≥ 1 ； 再将各数据段通过位宽为 N 的数据总线传 递至对端单元， 位宽为 N 的数据总线一次传递一个数据段， 通过 M2 次便可以将该 M2 个数 据段传递至对端单元 ； 对端单元接收到本端单元发送的 M2 个数据段之后， 按照相应的解析 规则进行解析， 还原出地址信息和控制信息， 根据控制信息中的读信号， 产生相应的响应信 息 （读结果） ， 并按照与本端单元相同的转换规则将该响应信息转换成 M3 个数据段， 各数据 段同样由 N 个比特组成， M3 ≥ 1， 将各数据段通过该位宽为 N 的数据总线反馈至本端单元， 位宽为 N 的数据总线一次传递一个数据段， 通过 M3 次便可以将该 M3 个数据段传递至本端 单元 ； 本端单元通过该位宽为 N 的数据总线接收到数据段形式的响应信息后， 按照相应地 解析规则进行解析， 还原出对端单元所反馈的响应信息。 本端单元具体可以是主单板， 相应 地， 对端单元可以是从单板， 本端单元还可以是母卡， 相应地， 对端单元可以是子卡。
     本端单元或对端单元将各数据段通过位宽为 N 的数据总线进行传递时， 位宽 N 与 组成数据段的比特数 N 对应， 数据段的每一个比特与位宽为 N 的数据总线各线路是一对一 的对应关系。 为了能够详尽的描述一一对应的关系， 假设 N=8， 即数据段由 8 个比特组成， 那 么本端单元与对端单元之间用于传输数据段的数据总线的位宽也为 8， 用位 0、 位 1、 位 2、 位 3、 位 4、 位 5、 位 6、 位 7 表示数据段 8 个比特， 用 L0、 L1、 L2、 L3、 L4、 L5、 L6、 L7 表示位宽为 8 的数据总线， 数据段的各比特与数据总线线路可以按照高低位的顺序一一对应， 如图 1a 所 示 , 位 0 与 L0 对应、 位 1 与 L1 对应、 位 2 与 L2 对应、 位 3 与 L3 对应、 位 4 与 L4 对应、 位5 与 L5 对应、 位 6 与 L6 对应、 位 7 与 L7 对应。数据段的各比特与数据总线线路可以按照高 低位交错的顺序一一对应， 如图 1b 所示 , 与图 1a 的对应顺序相反， 位 0 与 L7 对应、 位1与 L6 对应、 位 2 与 L5 对应、 位 3 与 L4 对应、 位 4 与 L3 对应、 位 5 与 L2 对应、 位 6 与 L1 对应、 位 7 与 L0 对应。也可以是任意顺序的一一对应， 如图 1c 所示 , 位 0 与 L1 对应、 位 1 与 L6对应、 位 2 与 L2 对应、 位 3 与 L4 对应、 位 4 与 L7 对应、 位 5 与 L3 对应、 位 6 与 L5 对应、 位 7 与路 L0 对应。
     为了保证对端单元正确采样数据， 本端单元与对端单元之间还需要传递时钟信号 （如板间时钟信号、 卡间时钟信号） ， 当需要传输时钟信号时， 可以将时钟信号的采样数据也 作为控制信息， 与其他地址信息、 数据信息、 控制信息一并进行数据段转换后， 通过位宽为 N 的数据总线发送， 对端单元对解析出该采样数据之后 , 还原出时钟信号。从信号质量考虑， 时钟信号也可以单独占用一位时钟信号线在本端单元与对端单元之间进行传递， 若选择这 种传递方式， 则本端单元与对端单元之间除了需要位宽为 N 的数据总线之外， 还需要一位 时钟信号线， 用于传递时钟信号。
     本端单元、 对端单元还可以将转换成的数据段组成一个或多个数据帧 ； 将各数据 帧中的各数据段通过位宽为 N 的数据总线进行传递， 此种情况下， 本端单元与对端单元之 间还需要传递帧信号， 帧信号也可以作为控制信息， 一并进行数据段转换后， 通过位宽为 N 的数据总线发送， 也可以单独占用一位帧信号线进行传递， 若选择后者， 则本端单元与对端 单元之间除了需要位宽为 N 的数据总线之外， 还需要一位帧信号线， 用于传递帧信号。进一 步， 片选信号可以隐含在该帧信号中， 控制信息中仅需传递读信号和 / 或写信号。 如图 2 所示， 为本发明一实施例提供的总线通信系统的示意图， 该总线通信系统 包括本端单元 1 和对端单元 2。本端单元 1 包括第一数据段转换模块 11 和第一接口模块 12， 相应的， 对端单元 2 包括第二数据段转换模块 21 和第二接口模块 22。 第一接口模块 12、 第二接口模块 22 可以为用于板间互联、 母板与子卡互联的连接器， 此种情况下， 第一接口 模块 12 和第二接口模块 22 之间直接通过位宽为 N 的数据总线连接 ； 或者第一接口模块 12、 第二接口模块 22 还可以为连接器接口， 该连接器接口与用于板间互联、 母板与子卡互联的 连接器连接， 通过连接器的引脚间接地连接位宽为 N 的数据总线。第一数据段转换模块 11 和第一接口模块 12 可以集成为一个总模块， 第二数据段转换模块 21 和第二接口模块 22 可 以集成为一个总模块。本实施例中， 本端单元与对端单元之间的时钟信号 （如板间时钟信 号、 卡间时钟信号） 单独占用一位时钟信号线进行传递， 因此， 第一接口模块 12、 第二接口模 块 22 之间除了需要位宽为 N 的数据总线之外， 还需要一位时钟信号线， 用于传递时钟信号。
     若本端单元 1 需要向对端单元 2 写入数据， 则第一数据段转换模块 11 用于将本端 单元 1 待传输的地址信息、 数据信息 （包括需要写入的信息） 和控制信息 （包括片选信号和写 信号） 转换成 M1 个数据段， 各数据段由 N 个比特组成 , 其中 N ≥ 1， M1 ≥ 1 ； 待传输的地址 信息、 数据信息和控制信息可以由第一数据段转换模块 11 生成， 也可以由本端单元 1 内另 设的一处理模块生成， 该处理模块和 / 或第一数据段转换模块 11 可以集成在本端单元 1 内 的 CPU 上。第一数据段转换模块 11 将本端单元 1 待传输的地址信息、 数据信息和控制信息 转换成 M1 个数据段之后， 将各数据段分别传输至第一接口模块 12 ； 第一接口模块 12 用于 将各数据段通过位宽为 N 的数据总线传递至对端单元 2 的第二接口模块 22。 由于一个数据 段由 N 个比特组成， 所以位宽为 N 的数据总线一次传递一个数据段， 通过 M1 次将 M1 个数据 段传递至第二接口模块 22。 第二接口模块 22 每接收到一个数据段之后， 传递给第二数据段 转换模块 21， 第二数据段转换模块 21 待收集到该 M1 个数据段之后， 按照相应的解析规则进 行解析， 还原出地址信息、 数据信息和控制信息， 第二数据段转换模块 21 或对端单元 2 内另 设的一处理模块根据控制信息中的写信号， 将数据信息写入相应的器件。
     若本端单元 1 需要从对端单元 2 读取数据， 则第一数据段转换模块 11 用于将本端 单元 1 待传输的地址信息和控制信息 （包括片选信号和读信号） 转换成 M2 个数据段， 各数 据段由 N 个比特组成 , 其中 N ≥ 1， M2 ≥ 1 ； 待传输的地址信息和控制信息可以由第一数据 段转换模块 11 生成， 也可以由本端单元 1 内另设的一处理模块生成， 该处理模块和 / 或第 一数据段转换模块 11 可以集成在本端单元 1 内的 CPU 上。第一数据段转换模块 11 将本端 单元 1 待传输的地址信息和控制信息转换成 M2 个数据段之后， 将各数据段分别传输至第一 接口模块 12 ； 第一接口模块 12 用于将各数据段通过位宽为 N 的数据总线传递至对端单元 2 的第二接口模块 22。由于一个数据段由 N 个比特组成， 所以位宽为 N 的数据总线一次传 递一个数据段， 通过 M2 次将 M2 个数据段传递至第二接口模块 22。第二接口模块 22 每接 收到一个数据段之后， 传递给第二数据段转换模块 21， 第二数据段转换模块 21 待收集到该 M2 个数据段之后， 按照相应的解析规则进行解析， 还原出地址信息和控制信息， 第二数据段 转换模块 21 根据控制信息中的读信号产生响应信息， 或者第二数据段转换模块 21 用于将 该读信号传递至对端单元 2 内另设的一处理模块， 由该处理模块根据该读信号产生响应信 息， 并将该响应信息反馈给第二数据段转换模块 21。 第二数据段转换模块 21 按照与第一数 据段转换模块 11 相同的转换规则将该响应信息转换成 M3 个数据段， 各数据段同样由 N 个 比特组成， M3 ≥ 1， 将各数据段分别传输至第二接口模块 22。第二接口模块 22 通过该位宽 为 N 的数据总线反馈至本端单元 1 的第一接口模块 12。第一接口模块 12 每接收到一个数 据段之后， 传递给第一数据段转换模块 11。 第一数据段转换模块 11 收到 M3 个数据段之后， 按照相应的解析规则进行解析， 还原出对端单元 2 所反馈的响应信息。 对于本端单元 1 而言， 待传输的信息包括地址信息、 数据信息和控制信息， 用于向 对端单元 2 写入数据， 或者待传输的信息包括地址信息和控制信息， 用于从对端单元 2 读取 数据， 对于对端单元 2 而言， 待传输的信息包括数据信息， 即响应信息。本端单元 1 需要向 对端单元 2 写入数据时， 需要将待传输的地址信息、 数据信息和控制信息转换成 1 个或多个 数据段 ； 需要从对端单元 2 读取数据时， 需要将待传输的地址信息和控制信息转换成 1 个或 多个数据段 ； 对端单元 2 需要向本端单元 1 反馈响应信息时， 需要将待传输的响应信息转换 成 1 个或多个数据段。
     本端单元 1 和对端单元 2 数据段的转换规则可以相同， 转换规则有多种， 如先将待 传输的各种信息进行合并， 对合并后的信息进行数据段转换。以本端单元 1 为例， 第一数 据段转换模块 11 可以包括合并模块和第一子转换模块。若本端单元 1 需要向对端单元 2 写入数据时， 合并模块用于将待传输的地址信息、 数据信息和控制信息合并， 第一子转换模 块用于将合并后的信息转换成 M1 个数据段。假设本端单元 1 待传输的地址信息为 A1 位 的二进制比特数据、 待传输的数据信息为 D1 位的二进制比特数据， 待传输的控制信息包括 1 位的片选信号、 1 位的写信号， 合并模块将待传输的地址信息、 数据信息和控制信息合并 成 A1+D1+1+1 位的二进制比特数据， 第一子转换模块用于将合并后的信息转换成 M1 个数据 段， M1=CEILING(A1+D1+1+1/N)， CEILING() 为去掉小数取上限整数， M1 ≥ 1。若本端单元 1 需要从对端单元 2 读取数据时， 合并模块用于将待传输的地址信息和控制信息合并， 第一 子转换模块用于将合并后的信息转换成 M2 个数据段。假设本端单元 1 待传输的地址信息 为 A2 位的二进制比特数据、 待传输的控制信息包括 1 位的片选信号、 1 位的读信号， 合并模 块将待传输的地址信息和控制信息合并成 A2+1+1 位的二进制比特数据， 第一子转换模块
     用于将合并后的信息转换成 M2 个数据段， M2=CEILING(A2+1+1/N)， CEILING() 为去掉小数 取上限整数， M2 ≥ 1。
     转换规则还可以是对待传输的各种信息分别进行数据段转换。以本端单元 1 为 例， 第一数据段转换模块 11 包括第二子转换模块， 若本端单元 1 需要向对端单元 2 写入数 据时， 第二子转换模块用于分别对待传输的地址信息、 数据信息和控制信息进行数据段转 换。假设本端单元待传输的地址信息为 A1 位的二进制比特数据、 待传输的数据信息为 D1 位的二进制比特数据， 待传输的控制信息包括 1 位的片选信号、 1 位的写信号 ； 第二子转换 模块将待传输的地址信息转换为 x1 个数据段， x1=CEILING(A1/N)， CEILING() 为去掉小数 取上限整数， x1 ≥ 1， 将待传输的数据信息转换为 y1 个数据段， y1=CEILING(D1/N)， y1 ≥ 1， 将控制信息转换为 1 数据段， x1+y1+1=M1。这样， 第二子转换模块便将待传输的地址信息、 数据信息和控制信息转换成了 M1 个数据段。第一接口模块 12 只需要通过位宽为 N 的数据 总线， 一次传递一个数据段、 经过 M1 次传递， 便可将该 M1 个数据段传输至对端单元 2。 若本 端单元 1 需要从对端单元 2 读取数据时， 第二子转换模块用于分别对待传输的地址信息和 控制信息进行数据段转换。假设本端单元待传输的地址信息为 A2 位的二进制比特数据、 待 传输的控制信息包括 1 位的片选信号、 1 位的读信号 ； 第二子转换模块将待传输的地址信息 转换为 x2 个数据段， x2=CEILING(A2/N)， CEILING() 为去掉小数取上限整数， x2 ≥ 1， 将控 制信息转换为 1 数据段， x2+1=M2。这样， 第二子转换模块便将待传输的地址信息、 数据信息 和控制信息转换成了 M2 个数据段。第一接口模块 12 只需要通过位宽为 N 的数据总线， 一 次传递一个数据段、 经过 M2 次传递， 便可将该 M2 个数据段传输至对端单元 2。 为了能够详细的描述转换规则的实现原理， 假设本端单元 1 需要向对端单元 2 写 入数据， 待传输的地址信息为 22 位的二进制比特数据 “10 0100 0101 0101 1010 1010” ， 待传输的数据信息为 16 的二进制比特数据 “1010 1010 0101 0101” ， 待传输的控制信息包 括 1 位的片选信号和 1 位的写信号， 第一接口模块 12 和第二接口模块 22 之间的数据总线 的位宽为 8， 即 N=8。
     那么， 第二子转换模块可以将该 22 位的地址信息 “10 0100 0101 0101 1010 1010”转换为 3 个字节 （CEILING(22/8)=3） ， 如分别转换为以下三个字节 ： “0010 0100” 、 “010 10101” 、 “1010 1010” ， 每个字节由 8 个比特组成， 其中 “1010 1010” 对应地址信息的 低字节， “0010 0100” 对应地址信息的高字节， 由于地址信息是 22 位， 需要在其高字节 “100 100” 的左边填充两位 0， 变为 “0010 0100” 。每个字节占用一次位宽为 8 的数据总线， 22 位 的地址信息 “10 0100 0101 0101 1010 1010” 需要位宽为 8 的数据总线传递 3 次 ；
     将 待 传 输 的 该 16 位 的 数 据 信 息 “1010 1010 0101 0101”转 换 为 2 个 字 节 （CEILING(16/8)=2） ， 如分别为 “1010 1010” 、 “0101 0101” ， 每个字节由 8 个比特组成， 其中 “0101 0101” 对应数据信息的低字节， “1010 1010” 应数据信息的高字节。每个字节占用一 次位宽为 8 的数据总线， 16 位的数据信息 “1010 1010 0101 0101” 需要位宽为 8 位的数据 总线传递 2 次 ；
     将控制信息转换为 1 个字节， 控制信息需要位宽为 8 位的数据总线传递 1 次。位 宽为 8 位的数据总线总共需要传递的次数 M=3+2+1=6。
     地址信息、 控制信息、 地址信息转换成数据段后， 发送顺序没有先后之分。 优选的， 本端单元 1 对对端单元 2 进行读操作时， 本端单元 1 可以先发送控制信息和地址信息所对
     应的数据段， 然后再发送数据信息对应的数据段， 地址信息和控制信息所对应的数据段的 发送顺序没有先后之分， 可以是控制信息对应的数据段在前发送， 地址信息对应的数据段 在后发送， 也可以是地址信息对应的数据段在前发送， 控制信息对应的数据段在后发送。 本 端单元 1 对对端单元 2 进行写操作时， 地址信息、 控制信息和数据信息所对应的数据段可以 按照任意顺序发送。
     在另一实施例中， 本端单元 1 还可以包括组帧模块， 用于将第一数据段转换模块 11 转换成的数据段组成一个或多个数据帧 ； 第一接口模块 12 用于将各数据帧中的各数据 段通过位宽为 N 的数据总线传递至对端单元 2。此种情况下， 本端单元 1 与对端单元 2 之 间还需要传递帧信号， 帧信号也可以作为控制信息， 一并进行数据段转换后， 通过位宽为 N 的数据总线发送， 也可以单独占用一位帧信号线进行传递， 若选择后者， 则本端单元 1 与对 端单元 2 之间除了需要位宽为 N 的数据总线、 位宽为 1 的时钟信号线之外， 还需要一位帧信 号线， 用于传递帧信号。进一步， 片选信号可以隐含在该帧信号中， 那么控制信息中仅需传 递读信号或写信号。相应地， 对端单元 2 也可以包括组帧模块， 用于将第二数据段转换模块 21 转换成的数据段组成一个或多个数据帧 ； 第二接口模块 22 用于将各数据帧中的各数据 段通过位宽为 N 的数据总线传递至本端单元 1。
     第一数据段转换模块、 第二数据段转换模块可以通过可逻辑编程器件来实现， 如 厂家 XILINX 的 XC3S400AN-4FGG400C、 厂家 Altera EP2AGZ350HF40C3N， 只要对该可逻辑编 程器件进行相应规则的编程， 便可实现第一数据段转换模块、 第二数据段转换模块的功能。
     如图 3 所示， 为现有技术中总线通信系统的示意图， 总线通信系统包括第一单板 31 和第二单板 32， 通过连接器互联， CPU 设置在第一单板 31 上， 第一单板 31 上还包括第一 可逻辑编程器件 311， 第一可逻辑编程器件 311 外接连接器 33 的第一连接部件 331 ； 第二单 板 32 上包括第二可逻辑编程器件 321 和多个支持 CPU 总线接口的器件 （器件 1、 器件 2 至 器件 n） ， 第二可逻辑编程器件 321 外接连接器 33 的第二连接部件 332， 第一连接部件 331 与第二连接部件 332 为连接器 33 的配套部件。第一单板 31 为第二单板 32 提供 4M 的地址 空间， CPU 用于产生时钟信号、 多路片选信号、 读信号、 写信号、 地址数据复用信号等， 第一可 逻辑编程器件 311 用于将 CPU 产生的各信号进行隔离与处理， 产生简化的、 易操作的 CPU 接 口， 同时可以配置 CPU， 辅助 CPU 读取启动信息， 对单板其他 CPU 接口器件进行访问管理等。 经第一可逻辑编程器件 311 处理后， 得到 1 位的板间时钟信号、 1 位的片选信号、 1 位的读信 号、 1 位的写信号、 22 位的地址信息、 16 位的数据信息， 按照传统的总线通信方式， 这些信号 至少需要占用连接器 33 的 42 根引脚， 其中 1 根引脚用来接入位宽为 1 的板间时钟信号线， 用来传输 1 位的板间时钟信号， 1 根引脚用来接入位宽为 1 的片选信号线， 用来传输 1 位的 片选信号， 1 根引脚用来接入位宽为 1 的读信号线， 用来传输 1 位的读信号， 1 根引脚用来接 入位宽为 1 的写信号线， 用来传输 1 位的写信号， 22 根引脚用来接入位宽为 22 的地址总线， 用来传输 22 位的地址信息， 16 根引脚用来接入位宽为 16 的数据总线， 用来传输 16 位的数 据信息。
     若采用本发明的总线通信方式， 则其总线引脚数量将大大减少， 相应的占用连接 器的引脚数量也大大减少， 如图 4 所示， 第一单板 41 上包括 CPU， 还包括第一可逻辑编程器 件 411， 第一可逻辑编程器件 411 可以实现第一数据段转换模块、 组帧模块和第一接口模块 的功能， 第一可逻辑编程器件 411 可以直接外接连接器 43 的第一连接部件 431， 也可以通过信号驱动器件外接该连接器 43 的第一连接部件 431， 第二单板 42 上包括第二可逻辑编程 器件 421 和支持 CPU 总线接口的多个器件 （器件 1、 器件 2 至器件 n） ， 第二可逻辑编程器件 421 可以实现第二数据段转换模块、 组帧模块和第二接口模块的功能， 第二可逻辑编程器件 421 可以直接外接连接器 43 的第二连接部件 432， 也可以通过信号驱动器件外接该连接器 43 的第二连接部件 432， 第一连接部件 431 与第二连接部件 432 为连接器 43 的配套部件。 第一单板 41 为第二单板 42 提供 4M 的地址空间， 按照本发明的总线通信规则 , 第一单板 1 实现对第二单板 2 的读写操作， 只需要占用连接器 43 的 10 根引脚， 其中 1 根引脚用来接入 位宽为 1 的板间时钟信号线， 用来传输 1 位的板间时钟信号， 其中 1 根引脚用来接入位宽为 1 的板间帧信号线， 用来传输 1 位的板间帧信号， 8 根引脚用来接入位宽为 8 的数据总线， 用 来传输由 8 个比特组成的字节。如果进一步， 将位宽为 8 的数据总线替换成位宽为 4 的数 据总线， 则占用连接器的引脚的数量可降为 6， 这样极大降低了占用连接器引脚的数量。
     下面具体描述读写操作过程， 所有过程都以时钟信号为基准， 它包括第一单板 41 内时钟信号和板间时钟信号， 第一单板 41 内时钟用于第一单板 41 内部逻辑运行。板间时 钟由第一单板 41 产生， 用于第二单板 42 内部逻辑运行。第一单板 41 内时钟和板间时钟可 以是同频率， 也可以是不同频率， 但是一定要保证板间时钟频率大于或等于第一单板 41 内 时钟频率， 否则可能会极大影响总线性能。在本发明示例中， 板间时钟是第一单板 41 内时 钟的 180 度相移输出。 读操作。第一单板 41 的 CPU 发起读操作， 第一单板 41 的第一可逻辑编程器件 411 在第 1 个时钟上升沿检测到有效的片选信号 ； 在第 2 个时钟上升沿检测到有效的读信号， 这 时表示 CPU 发起的一个读操作已经开始 ； 在第 3 个时钟上升沿， 第一可逻辑编程器件 411 将 帧信号由高电平变为低电平， 同时将控制信息转换成的一个控制字节 C（ “0000 0000” ） 通 过板间位宽为 8 位的数据总线发出， 控制字节的位 0 为 “0” ， 代表本次操作为读操作 ； 在第 4 个时钟上升沿， 第一可逻辑编程器件 411 将帧信号由低电平变为高电平， 并将地址信息转 换成的 3 个字节 （A′、 A″、 A″′） 中的高位字节 A″′通过板间 8 位数据总线发出 ； 在第 5 个时钟上升沿， 第一可逻辑编程器件 411 将字节 A″通过板间 8 位数据总线发出 ； 在第 6 个时钟上升沿， 第一可逻辑编程器件 411 将地址字节 A′通过板间 8 位数据总线发出 （字节 A′、 A″、 A″′的发送顺序无要求， 先发高字节仅是示例） ； 接下来的第 7 个时钟至第 16 个 时钟内， 第一可逻辑编程器件 411 处于等待状态， 等待第二单板 42 返回响应信息 ； 在第 17 个时钟下降沿， 第一可逻辑编程器件 411 从板间 8 位数据总线获取第二单板 42 返回的数据 字节 D″（第二单板 42 将响应信息转换成字节 D″和 D′） 并暂存起来 ； 在第 18 个时钟下 降沿， 第一可逻辑编程器件 411 从板间 8 位数据总线获取数据字节 D′并暂存起来 ； 在第 19 个时钟上升沿， A 单板可编程逻辑器件将暂存的 D″和 D′还原成 16 位数据信息 ； 从第 20 个 时钟至第 23 时钟时间内， 第一可逻辑编程器件 411 将还原的 16 位数据信息提供给 CPU 采 样， 并等待 CPU 完成数据采样 ； 在第 23 个时钟上升沿， 中央处理器 CPU 完成数据采样， 将片 选信号和读信号置于无效状态， 读操作完成。
     第二单板 42 的第二可逻辑编程器件 421 以板间时钟为基准， 以检测到板间帧信号 为低电平作为第 1 个时钟， 在第 1 个时钟上升沿第二可逻辑编程器件 421 暂存帧信号和板 间 8 位数据， 获得控制字节 C ； 在第 2 个时钟上升沿， 第二可逻辑编程器件 421 根据控制字 节 C 判断是读操作还是写操作， 检测到位 0 是 “0” 表示本次操作为读操作 ； 在第 3 个时钟上
     升沿， 第二可逻辑编程器件 421 锁存地址字节 A″′ ； 在第 4 个时钟上升沿， 第二可逻辑编 程器件 421 锁存地址字节 A″ ； 在第 5 个时钟上升沿， 第二可逻辑编程器件 421 锁存地址字 节 A′， 并结合字节 A″′、 A″和 A′， 还原出 22 位地址信息， 同时将板内片选信号置为低 电平 ； 在第 6 个时钟上升沿， 第二可逻辑编程器件 421 将板内读信号置为低电平 ； 从第 7 个 时钟至第 13 个时钟时间内， 第二可逻辑编程器件 421 开始等待 22 位地址所对应器件返回 读数据 ； 在第 14 个时钟上升沿， 第二可逻辑编程器件 421 已获取稳定的读数据， 并将 16 位 读数据的高 8 位形成数据字节 D″通过板间 8 位数据总线发送出去。同时将板内片选信号 和读信号置为高电平。本实施例中， 第二单板 42 片选信号按照 9 个时钟周期处理， 如果在 该片选范围内， 第二单板 42 内的器件无法完成访问操作， 也可以考虑采用间接寻址方式实 现； 在第 15 个时钟上升沿， 第二可逻辑编程器件 421 将 16 位读数据的低 8 位形成数据字节 D′通过板间 8 位数据总线发送出去 （字节 D″、 D″的发送顺序无要求， 先发高字节仅是示 例） ； 第 16 个时钟， 板间 8 位数据总线数据保持 ； 第 17 个时钟， 释放板间 8 位数据总线， 读操 作完成。
     写操作。第一单板 41 的 CPU 发起写操作， 第一可逻辑编程器件 411 在第 1 个时钟 上升沿检测到有效的片选信号 ； 在第 2 个时钟上升沿检测到有效的写信号， 这时表示 CPU 发 起的一个写操作已经开始 ； 在第 3 个时钟上升沿， 第一可逻辑编程器件 411 将帧信号由高电 平变为低电平， 同时将控制信息转换成的一个控制字节 C（ “0000 0001” ） 通过板间 8 位数 据总线发出， 控制字节的位 0 为 “1” 代表本次操作为写操作 ； 在第 4 个时钟上升沿， 第一可 逻辑编程器件 411 将帧信号由低电平变为高电平， 并将地址信息转换成的 3 个字节 （A′、 A″、 A″′） 中的高位字节 A ″′通过板间 8 位数据总线发出 （字节 A′、 A″、 A ″′的发 送顺序无要求， 先发高字节仅是示例） ； 在第 5 个时钟上升沿， 第一可逻辑编程器件 411 将字 节 A″通过板间 8 位数据总线发出 ； 在第 6 个时钟上升沿， 第一可逻辑编程器件 411 将字节 A′通过板间 8 位数据总线发出 ； 在第 7 个时钟上升沿， 第一可逻辑编程器件 411 将数据信 息转换成的 2 个字节 （D″、 D′） 中的高位字节 D″通过板间 8 位数据总线发出 ； 在第 8 个时 钟上升沿， 第一可逻辑编程器件 411 将数据字节 D′通过板间 8 位数据总线发出 （字节 D″、 D″的发送顺序无要求， 先发高字节仅是示例） ； 接下来的第 9 个时钟至第 21 个时钟内， 第一 可逻辑编程器件 411 处于等待状态， 等待第二单板 42 写操作完成 ； 在第 22 个时钟上升沿， CPU 将写信号置于无效状态 ； 在第 23 个时钟上升沿， CPU 将片选信号置于无效状态， 写操作 完成。
     第二单板 42 的第二可逻辑编程器件 421 以板间时钟为基准， 以检测到板间帧信号 为低电平作为第 1 个时钟， 在第 1 个时钟上升沿第二可逻辑编程器件 421 暂存帧信号和板 间 8 位数据， 获得控制字节 C ； 在第 2 个时钟上升沿， 第二可逻辑编程器件 421 根据控制字 节 C 判断是读操作还是写操作， 检测到位 0 是 “1” 表示本次操作为写操作 ； 在第 3 个时钟上 升沿， 第二可逻辑编程器件 421 锁存地址字节 A ″′ ； 在第 4 个时钟上升沿， 第二可逻辑编 程器件 421 锁存地址字节 A″ ； 在第 5 个时钟上升沿， 第二可逻辑编程器件 421 锁存地址字 节 A′， 并结合字节 A ″′、 A″和 A′还原出 22 位地址信息 ； 在第 6 个时钟上升沿， 第二可 逻辑编程器件 421 锁存数据字节 D″ ； 在第 7 个时钟上升沿， 第二可逻辑编程器件 421 锁存 数据字节 D′， 并结合字节 D″和 D′， 还原出 16 位数据信息同时将板内片选信号置为低电 平； 在第 8 个时钟上升沿， 第二可逻辑编程器件 421 将板内写信号置为低电平 ； 从第 9 个时钟至第 15 个时钟时间内， 第二可逻辑编程器件 421 开始等待 22 位地址所对应器件写数据 操作 ； 在第 16 个时钟上升沿， 第二可逻辑编程器件 421 将板内写信号置为高电平 ； 在第 17 个时钟上升沿， 第二可逻辑编程器件 421 将板内片选信号置为高电平， 写操作完成。本实施 中， 第二单板 42 片选信号按照 9 个时钟周期处理， 如果在该片选范围内， 第二单板 42 内的 器件无法完成访问操作， 也可以考虑采用间接寻址方式实现。
     本实施例， 通过 1 位板间时钟信号、 1 位板间帧信号和 8 位数据总线， 便可以完成第 一单板 41 对第二单板 42 的读写操作， 相对于现有技术中， 使用相应位宽的地址总线传递地 址信息、 使用相应位宽的数据总线传递数据信息、 使用相应位宽的控制总线传递控制信息 的方案而言， 可大大减少接口引脚。
     以上内容是结合具体的实施方式对本发明所作的进一步详细说明， 不能认定本发 明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说， 在不脱 离本发明构思的前提下， 还可以做出若干简单推演或替换， 都应当视为属于本发明的保护 范围。