半导体装置技术领域
本发明涉及具有IGBT(绝缘栅双极型晶体管：Insulated Gate Bipolar
Transistor)或功率MOSFET等功率器件的半导体装置，尤其涉及具备耐压
保持或短路保护功能的半导体装置。
背景技术
具有在主电极间施加高电压的功率器件的半导体装置，需要耐压保
持和短路保护。即，具有功率器件的半导体装置要求具有高的耐压，且，
即使主电极间短路的场合也具有在一定时间内不会令功率器件劣化的
短路耐量。
为了将功率器件高耐压化，一般使半导体装置具备称为保护环
(guard ring)或场板(field plate)的结构。保护环指的是以包围形成功
率器件的元件区域的方式形成为环形的PN结区域。保护环以同心圆状
设置多个，从而构成耐压保持区域。又，利用保护环的众所周知的效果
(作用)来进行在半导体装置的半导体层中的电场缓冲。
场板指的是在功率器件的栅电极-漏电极间的衬底表面上隔着绝
缘膜配置的电极。场板上往往被施加与功率器件的栅极电压相当的电
压。利用场板的众所周知的效果(作用)来进行在半导体装置的半导体
层中的电场缓冲。如上所述，为了耐压保持而采用保护环或场板。
另一方面，为了提高功率器件的短路耐量，考虑提高功率器件的导
通电阻的方案，从而即使功率器件的主电极间被施加高电压的场合也能
抑制大电流流过。在专利文献1-7中记载了关于其它耐压保持或短路
保护的已知技术。
专利文献1：日本特开平04-212468号公报
专利文献2：日本特开平11-330456号公报
1003文献3：日本特开平04-000768号公报
专利文献4：日本特开2006-173437号公报
专利文献5：日本特开平06-338512号公报
专利文献6：日本特开平04-332173号公报
专利文献7：日本特开2005-217152号公报
由于正常电位没有固定(浮动)，上述的(多个)保护环具有在元
件区域侧(内侧)电场强、外周侧电场平缓的倾向。该场合，存在由于
延伸半导体层(元件侧区域)中发生的耗尽层的效果并不充分，得不到
所需耐压的问题。此外，还存在为了提高耐压必须扩大耐压保持区域的
问题。在使用场板的场合也同样地存在耐压保持(提高耐压)不充分或
芯片无法微细化/小型化的问题。
此外，为了提高短路耐量而提高功率器件的导通电阻，这样就会直
接导致功率器件的电气特性下降，即性能降低。具体地说，存在难以进
行功率器件的低耗电化或高输出化的问题。
发明内容
本发明为了解决上述那样的课题构思而成，其目的在于提供无需特
别扩大耐压保持区域而进行有效的耐压保持或者通过提高短路耐量来
改善性能的半导体装置。
本发明的半导体装置的特征在于具备：功率器件，该功率器件形成
在具有半导体层的半导体衬底上，多个保护环，以包围该功率器件的方
式形成在该半导体衬底上，以及电压施加部件，对该多个保护环中越靠
外周侧的保护环施加越高的电压。
本发明的半导体装置，具有半导体层、在该半导体层上形成的栅电
极、在该半导体层上形成的漏电极和在该半导体层上形成的源电极，其
特征在于：
在该半导体层上具备形成在该栅电极与该漏电极之间的绝缘膜；在
该绝缘膜内形成的多个绝缘膜内电极；以及电压施加部件，该电压施加
部件对该多个绝缘膜内电极中越靠该漏电极侧的绝缘膜内电极施加越
高的电压。
本发明的半导体装置，在具有半导体层的功率器件表面上形成栅电
极、漏电极、和源电极，其特征在于具备：埋入绝缘膜，该埋入绝缘膜
形成在该半导体层中；多个埋入绝缘膜内电极，形成在该埋入绝缘膜中
且该漏电极与该栅电极之间；电压施加部件，对该多个埋入绝缘膜内电
极中越靠该漏电极侧的埋入绝缘膜内电极施加越高的电压。
本发明的半导体装置，具有半导体层、在该半导体层表面形成的栅
电极、在该半导体层表面形成的发射极、和该半导体层背面形成的集电
极，其特征在于具备：
栅极布线，用于向该栅电极传送栅极驱动信号；延迟电路，对该栅
极驱动信号进行延迟；以及接地部件，当输入该延迟电路的输出电压和
该半导体层的电压，且该延迟电路的输出电压和该集电极的电压均为高
电平时，将该栅极布线接地。
本发明的半导体装置，具有半导体层、在该半导体层表面形成的栅
电极、漏电极、和源电极，其特征在于具备：
栅极布线，用于向该栅电极传送栅极驱动信号；延迟电路，对该栅
极驱动信号进行延迟；以及接地部件，当输入该延迟电路的输出电压和
该漏电极的电压，且该延迟电路的输出电压和该漏电极的电压均为高电
平时，将该栅极布线接地。
本发明的半导体装置的特征在于具备：半导体层；功率器件，该功
率器件具有在该半导体层表面形成的第一栅电极和第二栅电极和发射
极、以及在该半导体层背面形成的集电极；栅极布线，用于向该第一栅
电极传送栅极驱动信号；供给部件，在该第二栅电极上该栅极驱动信号
为高电平且该半导体层的电压为低电平时，向该第二栅电极传送该栅极
驱动信号。
(发明效果)
通过本发明，能够改善半导体装置中的性能。
附图说明
图1是实施方式1的半导体装置的说明图。
图2是形成为旋涡形的电阻元件的说明图。
图3是说明保护环的接触部的图。
图4是形成为线形的电阻元件的说明图。
图5是形成为之字形的电阻元件的说明图。
图6是说明经由电容器对保护环施加电压的半导体装置的结构的
图。
图7是说明在一部分上形成二极管的电阻元件的图。
图8是实施方式2的半导体装置的说明图。
图9是实施方式2的半导体装置的平面图。
图10是绝缘膜内电极(场板)的接触部的说明图。
图11是说明经由电容器对绝缘膜内电极施加电压的半导体装置的
结构的图。
图12是实施方式3的半导体装置的说明图。
图13是电阻元件与漏电极等直接连接的结构的说明图。
图14是实施方式4的半导体装置的说明图。
图15是定义导通所需的时间即t1的波形的说明图。
图16是测定电路的说明图。
图17是定义直到功率器件劣化(热破坏)的时间即t2的波形的说
明图。
图18是定义延迟电路延迟栅极驱动信号的时间即t3的波形的说明
图。
图19是将实施方式4的结构简化后以电路图方式示出的图。
图20是说明横型功率器件中进行短路保护的部件的图。
图21是形成为旋涡形的电阻元件的说明图。
图22是形成为线形的电阻元件的说明图。
图23是形成为之字形的电阻元件的说明图。
图24是图22的虚线C部放大平面等的说明图。
图25是在与功率器件独立的衬底上形成触发电路的半导体装置的
说明图。
图26是说明能够抑制CMOS锁定的结构的图。
图27是说明能够抑制CMOS锁定的结构的图。
图28是实施方式5的半导体装置的说明图。
图29是实施方式5的半导体装置的变形例的说明图。
(符号说明)
10半导体装置；18半导体层；20栅电极；22保护环；28高
电阻元件；29沟道截断(channel stopper)区域；30发射极；34外
周部分。
具体实施方式
实施方式1
本实施方式涉及形成保护环的半导体装置。以下，参照图1～图6，
就本实施方式进行详细说明。首先图1是本实施方式的半导体装置10
的剖视图(一部分模式图)。该半导体装置10在构成一个芯片的半导
体衬底上，具备形成功率器件的元件区域12和位于其周围的耐压保持
区域14。此外，在本实施方式中功率器件指的是纵型IGBT，由多个单
元(cell)集成而构成。此外，在该例中，IGBT的单元使用沟槽型，但
是平面(rlanar)型也可。
元件区域12和耐压保持区域14共同形成在半导体层18上。半导
体层18为n-层，是在元件区域12的IGBT处于导通状态时从后述的
集电极侧和发射极侧接受所供给的载流子并引起导电率调制的部分。
对形成在这种半导体层18上的元件区域12进行说明。在元件区域
12中的半导体层18表面上设有p基极层19，从其表面形成并配置多个
达到n-层(半导体层18)的沟槽(沟)。在各沟槽内，隔着栅极绝缘
膜15埋入成为栅电极20的多晶硅，在其顶部设有绝缘膜23。该多个栅
电极20通过栅极布线31连接到栅极端子(栅极焊盘(gate bonding pad))
32，从栅极端子32传送栅极驱动信号。
而且，在与栅极绝缘膜15相接的p基极层19表面形成有n+发射
极区域21。然后，与该n+发射极区域21和p基极层19相接地、在它
们的顶面侧形成由铝等构成的发射极30，以覆盖元件区域12的表面。
因而，由图1可知，栅电极20上一旦被输入应该使IGBT处于导通状态
的栅极驱动信号，与p基极层19的栅极绝缘膜的接触面的导电型就会
反转。从而在半导体层18与发射极30(发射极区域21)之间形成载流
子的通道(沟道)。这与一般的IGBT的动作相同。
还有，在半导体层18背面形成有集电极16。集电极16与半导体层
18隔着成为集电极的p+集电极层17。在本实施方式中集电极16不仅
达到元件区域12，而且也达到耐压保持区域14。
接着，对具备本实施方式的半导体装置10的耐压保持区域14进行
说明。在耐压保持区域14上形成有保护环22。形成多个保护环22，在
本实施方式的场合，由与半导体层18不同的导电型即p+区域构成。上
述的保护环22配置并形成为分别包围元件区域12的外周的同心圆。
然后，在半导体层18中比保护环22更靠外周的区域即外周部分34
和发射极30经由高电阻元件(布线)28连接。再者，在上述的外周部
分34上通常形成有与半导体层18相同的导电型即n+的沟道截断区域
29，并且高电阻元件28与它连接。
为了抽取所希望的电压而电气上高电阻元件28分割为多个电阻元
件部，在该例中，以具备串联连接的电阻元件25、电阻元件26、电阻
元件27的元件做处理。配置在最外周侧的电阻元件27的一端与外周部
分34连接，另一端与电阻元件26的一端连接。电阻元件26的另一端
与电阻元件25的一端连接。然后，电阻元件25的另一端与发射极30
连接。高电阻元件的电阻值可根据与半导体装置中的集电极-发射极间
的耐压或泄漏电流相关的规格来决定，例如，如果耐压为600V的场合，
适合设定为600M(兆)Ω左右。
在本实施方式中，从连接电阻元件27与电阻元件26的布线(或连
接点)分支的布线，与接近外周部分34的保护环连接。此外，从连接
电阻元件26和电阻元件25的布线(或连接点)分支的布线，与远离外
周部分34的保护环连接。
可是，半导体层18的电位成为与施加到集电极16的电压大致相同
的电位。因而，当将发射极30设为0V，例如对集电极16施加了600V
的高电压时，对外周部分34也施加相同程度(600V)的高电压。然后，
如上所述，连接在发射极30与外周部分34的沟道截断区域29之间的
高电阻元件28用电阻元件27、电阻元件26和电阻元件25来逐渐减少
外周部分34的电压，并连接成为对越靠外周部分34的保护环22施加
越高的电压。这种高电阻元件28是向保护环22施加电压的电压施加部
件。此外，电压施加部件的含义是对保持较宽的耐压的结构供给电压的
部件，而不限定于对保护环施加电压的部件。
接着，对半导体装置10的平面图即图2进行说明。此外，图2中
采用与图1相同的符号的部分与图1相同，因此省略说明。此外，对于
高电阻元件28，在图1中以电路图方式加以示出，但在图2中以切合实
际布局的方式加以示出。还有，为了稳定各保护环22及沟道截断区域
29的电位，往往在它们的顶部并行地设置铝等的导体图案，然后，各保
护环或沟道截断区域与导体图案电连接，但是在图2中为了方便而将它
省略。
本实施方式的高电阻元件28如图2所示，是连接外周部分34和发
射极30的形成为旋涡形的一个多晶硅。高电阻元件28通过接触部33
连接到外周部分34的沟道截断区域29，并通过接触部35连接到保护环
22。此外，为了帮助对该接触部33和接触部35的结构的理解，在图3
示出放大剖视图。虽然之前以做了说明，但是在保护环及沟道截断器上
设有铝等的导体图案40、42，该导体图案40、42和保护环及沟道截断
区域经由接触部33、35电连接，从而实现保护环及沟道截断器的电位
的稳定化。再者，在该图中，高电阻元件28经由导体图案40、42实现
与保护环22或沟道截断区域29的电连接，但是直接连接也可。此外，
图2所示的接触部37连接高电阻元件28与发射极30。
本实施方式的半导体装置10的结构如上所述。依据本实施方式的
结构，当集电极16上被施加电压时，对于多个保护环22能够进行“对
越靠外周侧的保护环22施加越高的电压”。故，能够使半导体层18的
元件区域12中发生的耗尽层，向保护环的外周方向延伸，因此有助于
均匀半导体层18中的电场强度。因而可进行耐压保持(提高耐压)。
此外，能够通过改变高电阻元件28的电阻值或电阻分割比来调节
施加到各保护环22的电压(后面，将施加到各保护环22的电压称为中
间电位。中间电位指的是集电极16的电位与发射极30的电位的中间的
电位)。调整高电阻元件28的电阻值，以使元件区域12的耗尽层延伸，
并且通过对各保护环22(用于耐压保持的)提供最佳的中间电位，能够
使耐压保持区域中的电场大致均匀并提高半导体装置10的耐压。因而
无需将耐压保持区域14形成为较宽，因此可缩小耐压保持区域14。
此外，如参照图2所做的说明那样，高电阻元件28形成为旋涡形，
因此能够加长高电阻元件28的长度。由于能够形成较长的高电阻元件
28，可设定低的电阻率，并能够提高多晶硅的杂质浓度，因此电阻值的
偏差也得到抑制，能够对各保护环22高精度地供给稳定的电压。而且
能够从形成为旋涡形的高电阻元件28的任意部位进行到各保护环的连
接，因此对施加到保护环22的电压的调整自由度高。
本实施方式的高电阻元件28是图2所示的旋涡形的形状，但本发
明并不限定于此。电阻元件可为例如图4、图5所示的形状。图4所示
的电阻元件50线性地连接半导体层的外周部分34与发射极30。然后，
使电阻元件50分割成等间隔地形成与保护环22的接触部52，从而提供
给各保护环22的电压从外周部分34向发射极30以一次函数减少。因
而能够使半导体层中的电场均匀。此外，能够对各保护环22施加用于
耐压保持(提高耐压)的理想电压，因此能够缩小耐压保持区域14的
面积。
此外，如图5所示的电阻元件60那样，如果作成台阶状(之字形)，
就能够使提供给各保护环22的电压从外周部分34向发射极30以一次
函数减少。再者，如果将电阻元件60作成台阶状(之字形)，就能够
使所形成的电阻元件60的长度较长，因此能够采用电阻较低的多晶硅，
能够使供给保护环22的电压稳定。
在本实施方式中，高电阻元件28(被分割的电阻元件27和电阻元
件26和电阻元件25)和保护环22，通过接触部35来直接电连接，但
本发明并不限定于此。即，如图6所示，在电阻元件和保护环的连接部
上经由电容器24连接也可，该场合也能够对多个保护环22进行“对越
靠外周侧的保护环22施加越高的电压”，因此不失本发明的效果。此
外，电容器24并不限于在接触部形成电容器结构的情形，也可利用寄
生电容。
如上所述，对于高电阻元件28的形状或配置、材料，在本发明的
范围内可考虑各式各样的变形例。参照图7，对其它的变形例进行说明。
图7是沿着图4中的虚线A-A的剖视图。如图7所示，在高电阻元件
28内部邻接地形成N型半导体区域54和P型半导体区域56。N型半导
体区域54和P型半导体区域56形成耐压较低的二极管，通过改变二极
管的节距，能够调整对保护环22施加的电压。即，通过在高电阻元件
28形成二极管，不仅能进行上述的借助电阻元件长度的电阻值的调整，
而且根据二极管的节距变化也能调整对保护环22施加的电压，因此能
够提高电压的设定自由度。
在本实施方式中高电阻元件28作成从外周部分34供给电压的结
构，但本发明并不限定于此。高电阻元件28与外部电源等连接也可。
实施方式2
本实施方式涉及具有横型MOSFET即功率器件的半导体装置。后
面，参照图8、图9、图10、图11，对本实施方式进行详细说明。图8
是本实施方式的半导体装置70的剖视图(一部分模式图)。在半导体
衬底上形成的横型MOSFET的半导体装置70具备半导体层72。半导体
层72为n-层，在它的表面形成有n+的漏极74，设有与漏极74电连
接的由铝等构成的漏电极76。而且，在半导体层72表面，从n+漏极
74开始隔着一定距离形成p基极区域80，在p基极区域80内表面形成
n+的源极91和p+区域93。又，设有与源极91及p+区域93电连接
的由铝等构成的源电极78。源电极78接地。
在源电极78(n+源极91)和漏电极76(n+漏极74)之间的半导
体衬底表面形成有绝缘膜84。此外，绝缘膜84本来由多个绝缘膜的层
构成，但是为了方便性理由而进行了省略。在该绝缘膜84中的p基极
区域80上，形成由多晶硅构成的栅电极82。栅电极82通过栅极布线
81连接到栅极端子100，从栅极端子100接受所供给的栅极驱动信号。
又，栅电极82上如果被输入应该使MOSFET处于导通状态的栅极驱动
信号，就能够在与栅电极82相对的p基极区域80的表面部分形成沟道。
要求高耐压的横型MOSFET中，除了上述的结构以外，在绝缘膜
84中形成多个由与栅电极82相同的多晶硅构成的绝缘膜内电极86。绝
缘膜内电极86有时也称为场板，如众所周知的那样，缓冲构成横型
MOSFET的半导体层72中的电场。而且，本实施方式的半导体装置70
具备一端与漏电极76连接、另一端与源电极78连接的高电阻元件98。
高电阻元件98电气上分割为多个电阻元件，在该例中，以具备串联连
接的电阻元件90、92、94、96的元件作处理。电阻元件90的一端与漏
电极76连接。电阻元件90的另一端与电阻元件92的一端连接，电阻
元件92的另一端与电阻元件94的一端连接，电阻元件94的另一端与
电阻元件96的一端连接，电阻元件96的另一端与源电极78连接。如
图8所示，这些电阻元件中越是漏电极76侧的绝缘膜内电极86就越与
漏电极76侧的电阻元件连接。
接着，对半导体装置70的平面图即图9进行说明。在图9中采用
与图8相同的符号的部分与图8相同，因此省略说明。此外，上述的图
8是沿着图9中的虚线B-B的剖视图。此外，对于高电阻元件98，在
图8中以电路图方式加以示出，但在图9中以切合实际布局的方式加以
示出。又，由该图9可知，图8所示的横型MOSFET以漏电极76为中
心，同心圆状地配置并形成各绝缘膜内电极86(栅电极也相同)和源电
极78。
如图9所示，本实施方式的高电阻元件98是连接源电极78与漏电
极76的形成为旋涡形的一个多晶硅。高电阻元件98通过接触部99来
与源电极78连接，通过接触部97来与绝缘膜内电极86连接。此外，
为了帮助关于接触部99和接触部97的结构的理解，在图10示出放大
剖视图。此外，接触部95连接高电阻元件98和漏电极76。
这种结构的半导体装置70在漏电极76上被施加电压时因高电阻元
件98而对多个绝缘膜内电极86上被施加分别不同的电压。即，绝缘膜
内电极86中越靠近漏电极76的被施加越高的电压。因而对于绝缘膜84
下层中的半导体层72，能够施加电压以使在栅电极82附近产生的耗尽
层延伸，因此能够进行半导体装置70的耐压保持(提高耐压)。
此外，本实施方式是将实施方式1的技术应用于横型功率器件的方
案。因而，关于高电阻元件98的形状或材料的变形例、对高电阻元件
98施加电压的部件与漏电极76的连接并不限于此等情形与实施方式1
相同。
此外，如图8所示，在本实施方式中高电阻元件98与绝缘膜内电
极86之间是直接电连接的，但本发明并不限定于此。例如，与实施方
式1相同地，如图11那样对于相同部位，即使经由电容器88连接的结
构也不失本发明的效果。
实施方式3
本实施方式涉及在半导体层内部具有缓冲半导体层的电场的部件
的半导体装置。以下，参照图12对本实施方式的结构进行说明。图12
是本实施方式的半导体装置110的剖视图(一部分模式图)。除了以下
特征以外，半导体装置110与实施方式2借助图8进行说明的半导体装
置70具有相同的结构。
即，本实施方式的半导体装置110在半导体层72的内部具备埋入
绝缘膜112，而不是在表面也不是在背面具备埋入绝缘膜112。在埋入
绝缘膜112内部形成多个埋入绝缘膜内电极114。而且，具备一端与漏
极74的电位电容耦合、另一端与p基极区域80的电位电容耦合的电阻
元件120。在图12中，对于该电容耦合的结构，用电阻元件120两端连
接的电容器116、电容器118来表示。
为了抽出所希望的电压，电阻元件120电气上被分割为多个电阻元
件部，具备串联连接的电阻元件122、124、126、128。各埋入绝缘膜内
电极114从漏极74侧的埋入绝缘膜内电极114开始依次与电阻元件
122、124、126、128(具体地说相邻的电阻元件之间的分支部分)连接。
从而，在漏电极76上被施加电压时越是漏极74侧的埋入绝缘膜内电极
114，就被施加越高的电压。
除了上述以外的结构，与实施方式2相同，因此采用与图8中采用
的符号相同的符号，并省略其说明。
依据本实施方式的结构，通过电压逐渐增加地从栅电极82配置到
漏电极76的埋入绝缘膜内电极114，能够缓冲半导体层72的电场，因
此能够进行耐压保持。
图12中作成在实施方式2的结构即图8的结构上增加埋入绝缘膜
内电极114等的结构，即使没有绝缘膜内电极86的结构也能得到本发
明的效果。此外，在本实施方式中使电阻元件120与漏极74等“电容
耦合”，但本发明并不限定于此。即，如图13所示，即使是电阻元件
134连接到与漏电极76相接的导体136和与源电极78相接的导体138
的结构，也能得到本发明的效果。
此外，如图13那样将电阻元件134与漏电极及源电极“直接连接”
的场合，电阻元件134的典型的电阻值为600MΩ左右，但该值没有特
别的限定。还有，图中的130是埋入绝缘膜，132是在埋入绝缘膜内形
成的多个埋入绝缘膜内电极。另一方面，如图12那样“电容耦合”时
的电阻元件120的典型的电阻值为1kΩ左右，但该值并没有特别的限定。
实施方式4
本实施方式涉及使用上述为止的实施方式中也是其特征结构的高
电阻元件，而且设置短路保护功能的半导体装置。以下，参照图14～图
27，对本实施方式的半导体装置210进行详细说明。本实施方式具有上
述的实施方式的特征以外，还在栅电极的控制部件上具有特征。因而只
要有栅电极就对功率器件的种类没有限定，但在这里作为一个例子列举
纵型IGBT。如图14所示，本实施方式中的半导体装置除了短路保护电
路501以外，实质上与实施方式1相同，因此省略各结构的说明，但具
备半导体层218、栅极绝缘膜215、栅电极220、绝缘膜223、p基极层
219、n+发射极层221、发射极230、集电极216、p+集电极层217、
外周部234的n+沟道截断区域229、保护环222、高电阻元件530、532、
栅极布线231和栅极端子(栅极焊盘)232。
短路保护电路501具备设置在栅极端子232与栅极布线231之间的
栅极电阻505、延迟电路部510、短路判别电路部520和遮断电路部550。
而且，与该短路保护电路501相区别地具备利用了由与实施方式1中说
明的高电阻元件28相同的电阻元件构成的高电阻元件530、532的集电
极-发射极间电压检测(电平变换)部528。
延迟电路部510令输入至栅极端子232的栅极驱动信号延迟后述的
规定时间后输出，实际电路是组合2个NOT(反相)电路、电阻、电容
器的众所周知的技术来实现的(参照图14)。延迟电路部510的输出成
为短路判别电路部520的一个输入。集电极-发射极间电压检测(电平
变换)部528输出与IGBT的集电极-发射极间电压成比例的信号。具
体地说，在集电极-发射极间电压检测(电平变换)部528中，利用连
接在外周部234的沟道截断区域229与发射极230之间的高电阻元件
530、532。即，进行电阻分割，以获得所希望电平的检测电压(分压电
压)。
还有，所希望电平的输出电压需要适合短路保护电路内的信号的逻
辑电平，在高电阻元件530、532的两端被设定为在被施加例如600V的
高电压的状态下，输出与栅极驱动信号相同程度的15V。
然后，集电极-发射极间电压检测(电平变换)部528的输出成为
短路判别电路部520的另一输入。短路判别电路部520接受延迟电路部
510的输出和集电极-发射极间电压检测(电平变换)部528的输出，
响应该2个信号电平的组合，输出判别是正常动作状态或短路状态的控
制信号。
具体地说，当延迟电路部510的输出和集电极-发射极间电压检测
(电平变换)部528的输出，即延迟后的栅极驱动信号和电阻分割后的
集电极-发射极间的信号(电压)电平均为高电平时，从短路判别电路
520输出高电平的信号。这形成所谓2输入的AND逻辑，在实际电路中
用NOT电路540与NAND电路541来实现。遮断电路部550接受短路
判别电路部520的输出，通过对栅极布线231(栅电极220)与发射极
230之间的电气连接关系进行导通/断开来进行切换。在该例中使用N型
MOS晶体管，当短路判别电路部520的输出为高电平的场合，栅极布线
231(栅电极220)与发射极230短路且成为相同电位(栅极电压为0V)。
此外，设置在栅极端子232与栅极布线231之间的栅极电阻505在
因遮断电路部550而栅极电压成为0V时，使栅极端子232，即延迟电
路部510的输入信号电平不会成为低电平。
以下，对本实施方式的半导体装置210的动作进行说明。来自栅极
端子232的栅极驱动信号经由栅极电阻505传送至栅电极220。另一方
面，栅极驱动信号也输入至延迟电路部510。延迟电路部510将栅极驱
动信号延迟规定时间后输入到NAND电路541。
NAND电路541在延迟后的栅极驱动信号和来自外周部分234的输
入均为高电平的场合将低电平(0)的信号传送至NOT电路540。NOT
电路540将低电平的信号变换为高电平的信号，进行使遮断电路部550
处于导通状态的输出。该场合，栅极布线231接地，因此不会对栅电极
220传送使IGBT处于导通状态的栅极驱动信号。
在此，NAND电路541将使功率器件处于导通状态的栅极驱动信号
看成高电平的信号。还有，当来自外周部分234的输入在外周部分234
配置的n+沟道截断区域229上被施加功率器件导通时相当的电压(高
电压)时，看成为高电平的信号。因而，NAND电路541能够进行当功
率器件的主电极短路时使栅极布线231接地的输出，因此能够进行半导
体装置210的短路保护。如此，以延迟电路510的输出和来自沟道截断
区域229的输出为输入，利用短路判别电路部520及遮断电路部550进
行栅极布线231的接地，因此短路判别电路部520及遮断电路部550是
栅极布线231的接地部件。此外，接地部件的含意并不限定于本实施方
式的结构，是指从栅极驱动信号的信息和半导体层的电压进行短路保护
而进行栅极布线的接地的部件。
在此，对根据本实施方式的延迟电路部510要设定的栅极驱动信号
的最佳延迟时间进行说明。图15示出使用图16的测定电路的正常动作
时的IGBT的各动作信号波形。首先，参照该图15，对IGBT的导通时
间t1进行说明。目前被广泛使用的一般的IGBT在截止状态下其集电极
-发射极间上被施加数百伏的DC电压(以下，称为集电极电压，且标
记为Vce)。在该状态下，在栅极-发射极间(以下，施加在栅极-发
射极间的电压称为栅极电压，且标记为Vge)作为高电平信号被施加十
数伏、一般为15V左右的电压时，电流从IGBT的集电极流入发射极(以
下，将该电流称为集电极电流，且标记为Ic)。从而IGBT从截止状态
切换到导通状态。相反，若栅极电压为低电平即0伏或负数伏，则会截
断集电极电流。因此，导通时间t1指的是从Vge(向高电平的)上升开
始到Vce下降为止的时间。
接着，图17示出发生短路的电路，即，使图16的测定电路中的负
载(L)短路时(图中SW导通)的IGBT的各动作信号波形。参照该图
17，对IGBT劣化(热破坏)的时间即t2进行说明。例如，因应用装置
的负载短路或误动作而导致电源短路时(该例中负载短路)即使Vge设
为高电平，Vce也不会降低而维持高电压。该场合，如图17所示，会发
生集电极电流Ic变得过大、IGBT受热破坏等的劣化。在此将从Vge(向
高电平的)上升开始到Vce维持高电平并发生IGBT受热破坏等的劣化
为止的时间定义为t2。
通过以上说明，延迟电路部510延迟栅极驱动信号的时间被设定为
长于t1、且短于t2的时间即t3。关于t3，参照图18进行说明。图18
是发生短路的电路中基于本实施方式的IGBT的各动作信号波形。如该
波形所示，t3为长于t1的时间，因此当IGBT进行正常的导通动作时，
因遮断电路部550而栅极布线231(栅电极220)和发射极230不会成
为相同电位(栅极电压为0V)。另一方面，t3是短于t2的时间，因此
在功率器件短路并且集电极电流Ic成为大电流的场合，在引起IGBT劣
化(热破坏)之前使栅极布线231(栅电极220)和发射极230成为相
同电位(栅极电压为0V)，使IGBT处于截止状态。因而依据本实施方
式的结构，能够进行避免IGBT的劣化的短路保护。
此外，在图19中简化本实施方式的半导体装置231后加以表示的
电路图。
对于本实施方式中的短路保护电路501可考虑各式各样的变形。例
如作为向短路判别电路部520的输入，采用了经由电阻元件530的外周
部分234的电压，但是短路判别电路部520中有与Vce电压成比例的输
入就能得到本发明的效果，因此并不限定于此。此外短路判别电路部520
通过连接发射极230和栅极布线231来进行接地，但利用其它方法将栅
极布线231接地也可。
此外，构成短路保护电路501的延迟电路部510或短路判别电路部
520等的电源电压，除了经由专用的电源端子供给以外，使用借助栅极
端子232的栅极驱动信号的电压或利用高电阻元件530、532的电阻分
割的电压也可。这样，与设置专用的电源的场合相比，不需要电源用焊
盘，从而相应地能够将半导体装置小型化。
可是，本实施方式的技术思想也能够应用到例如在半导体层表面形
成栅极、源极、漏极的横型的功率器件上。图20是示出这样的例子的
图。图20是使用上述的实施方式2中也是其特征性结构(图8)的高电
阻元件，进而设置短路保护功能的半导体装置。图20中记载的结构除
了短路保护电路501以外，实质上与实施方式2相同，对于短路保护电
路，与本实施方式中上述的短路保护电路相等。
即，在具备n-层的半导体层272、n+的漏极274、漏电极276、p
基极区域280、n+的源极291、p+区域293、源电极278、绝缘膜284、
栅电极282、绝缘膜内电极286、高电阻元件530、高电阻元件532、栅
极布线281及栅极端子283的方面，图20中记载的功率器件的结构与
实施方式2一致。又，图20中记载的功率器件的结构具备设置在栅极
端子283与栅极布线281之间的栅极电阻505、延迟电路部510、短路
判别电路部520、遮断电路部550、以及利用高电阻元件530、532的漏
极-源极间电压检测(电平变换)部598。包含接地部件，这些可从上
述的描述掌握，因此省略其详细的说明。
此外，如果并用本实施方式中说明的短路保护的发明和实施方式1
或2中说明的耐压保持的技术，就可以进一步改善半导体装置的性能。
这此，用于耐压保持的电阻元件(指的是图1中的高电阻元件28)和用
于短路保护的电阻元件(指的是图14中的电阻元件530、532)能够由
1个电阻元件形成。在这里，图21中示出这样的半导体装置的平面图。
图21中采用与图14相同的符号的部分与图14相同，因此省略其说明，
并且两者的关系与图1和图2的关系相同。如图21那样形成为一个旋
涡形的集电极-发射极间电压检测(电平变换)部528连接沟道截断区
域229和发射极230。此外，短路保护电路501形成在可说是适合布局
的接近栅极端子(焊盘)232的区域。
集电极-发射极间电压检测(电平变换)部528在其中途通过接触
部258来与保护环222连接，形成与图1中的高电阻元件28相当的电
阻元件。此外，从对集电极-发射极间电压检测(电平变换)部528进
行电阻分割的电阻元件530与电阻元件532之间分支的电压，连接到短
路保护电路501中的短路判别电路520的一个输入。通过使用这种集电
极-发射极间电压检测(电平变换)部528，能以简单的结构进行半导
体装置的短路保护和耐压保持。
上述的旋涡形的集电极-发射极间电压检测(电平变换)部528的
其它例可考虑各式各样的方案，但与实施方式1的场合同样，例如采用
图22所示的线形的高电阻元件270也可，使用图23所示的台阶状的高
电阻元件279也可。采用这种形状的电阻元件的效果如上所述。此外，
在图22或图23的场合，形成多个高电阻元件，因此将各高电阻元件电
阻分割后得到的电压用于保护环，或用于Vce检测，会产生一些偏差。
因此在设计上成为相同电位的部分可借助铝布线等加强电性连接，例如
像图24(a)所示的图22的虚线C围住区域的放大平面图、图24(b)
所示的图24(a)的沿着虚线D-D的剖视图那样实现。图24中的601、
602为铝等的导体图案(布线)，603是连接高电阻元件和导体图案的
接触部，604是连接保护环和导体图案的接触部。
可是，一般在纵型功率器件中为了抑制寄生电容，构成本实施方式
中说明的短路保护电路501的元件最好在SOI上形成。此外，将本实施
方式中说明的短路保护电路501形成(准备)为与形成功率器件的芯片
相区别的芯片，从而也有利于使延迟电路部510的时间常数等的调整容
易。
于是，考虑形成功率器件的衬底与形成延迟电路部510或短路判别
电路部520的衬底作成不同的衬底。在这种场合，例如，能够作成如图
25那样的结构。图25中示出图14中的NOT电路540经由维持状态的
电路即触发电路进行输出时的结构。如果采用触发电路就能够自由地设
定栅极电阻的有无或其电阻值以及配置位置。
如图25所示，在发射极230上隔着焊锡等的导电性粘接剂318形
成半导体衬底320。在半导体衬底320上形成用于构成上述的触发电路
的CMOS的P阱区域322和N阱区域324。在半导体衬底320不仅形成
触发电路，而且形成延迟电路510或短路判别电路部520。如此通过在
与形成功率器件的衬底不同的衬底上形成触发电路(也包含延迟电路部
510或短路判别电路部520)，能够以部件的一部分变更来应对功率器
件等的设计变更。
而且，如图25那样形成CMOS的场合，最好具有与形成寄生元件
时相伴的锁定对应的充分的耐量。因此，如图26那样在NMOS350的漏
极352和PMOS351的漏极354正下方形成绝缘膜356，就能够抑制锁
定。此外，如图27那样用T字形的绝缘膜340来分离P阱区域322和
N阱区域324，从而能够更加有效地抑制锁定。通过设置这些绝缘膜来
抑制锁定，从而可进行芯片的小型化。
实施方式5
本实施方式涉及为了进行短路保护而仅对特定栅电极处于导通状
态(稳定状态)时施加栅极驱动信号的半导体装置。参照图28，对本实
施方式的结构进行说明。具有保护环的功率器件与实施方式1中说明的
IGBT相同。说明与实施方式1的不同点。首先，栅电极409通过栅极
布线431并经由栅极电阻430连接到栅极端子432。另一方面栅电极408
及栅电极411经由NOT电路428及NOR电路420连接到栅极端子432。
上述的NOR电路420以NOT电路428的输出与经由电阻元件418
的外周部分34的电压为输入。更加详细地说，NOR电路420在NOT
电路的输出为低电平(0)且外周部分34的电位为低电平即比短路时的
Vce低的场合，将栅极驱动信号输出到栅电极408、411。
因而，在栅电极408、411上被施加(要使功率器件处于导通状态
的)栅极驱动信号的情况限于从栅极端子432传送的栅极驱动信号为(要
使功率器件处于导通状态的)高电平且Vce电压比正常动作时相当低的
(低电平)情况。因而在其它场合，例如导通时或短路状态时，对栅电
极408、411不施加应该使功率器件处于导通状态的栅极驱动信号。将
栅极驱动信号不直接向特定的栅电极传送的上述结构特别称为栅极驱
动信号的供给部件。
依据这种栅极驱动信号的供给部件，在Vce成为高电压的短路状态
中，栅电极408、411上没有被供给应该成为导通状态的栅极驱动信号，
而维持截止状态，因此能够提高半导体装置400的短路耐量。此外，在
降低Vce的正常动作时，栅电极408、411上被施加应该成为导通状态
的栅极驱动信号，因此能够减小半导体装置400在导通状态下的元件电
阻，并能够减小正常损耗。而且，将电阻元件416、418与保护环22适
当连接，能够具有上述的耐压保持的功能。
本实施方式的特征在于多个栅电极由直接被施加栅极驱动信号的
栅电极和仅在稳定状态成为导通状态的栅电极构成。因而只要不超出本
发明的范围，就可进行各式各样的变形。例如，如图29所示具备接受
来自NOT电路428的输入和来自外周部分34的输入的OR电路450，
并具备响应OR电路450的低电平的输出(0)成为导通状态的PMOS460
和响应OR电路的高电平的输出(1)成为导通状态并将栅极布线465
接地的NMOS462的结构，也不失本发明的效果。