碳化硅半导体装置及其制造方法.pdf

一种碳化硅半导体装置，具有：沟槽(2)，在形成了半导体层的碳化硅基板的表面被格子状地形成；以及栅电极(1)，在沟槽(2)的内部隔着栅极绝缘膜(8)形成，关于沟槽(2)的深度，沟槽(2)被交叉地形成了的部分相比于沟槽(2)被相互平行地形成了的部分浅。由此，能得到提高栅电极与半导体装置背面的漏电极之间的耐压来防止绝缘破坏，同时栅电极的面积宽，每单位面积的沟道密度高，导通电阻低的碳化硅半导体装置。

权利要求书1.  一种碳化硅半导体装置，具有： 沟槽，在形成了半导体层的碳化硅基板的表面被格子状地形成； 以及 栅电极，在所述沟槽的内部隔着绝缘膜形成， 该碳化硅半导体装置的特征在于， 关于所述沟槽的深度，所述沟槽被交叉地形成了的部分相比于所 述沟槽被相互平行地形成了的部分浅。 2.  根据权利要求1所述的碳化硅半导体装置，其特征在于， 所述沟槽被交叉地形成了的部分的深度是所述沟槽被相互平行 地形成了的部分的深度的40％～80％的范围。 3.  根据权利要求1或者2所述的碳化硅半导体装置，其特征在于， 将所述沟槽被交叉地形成了的部分的所述沟槽的深度除以所述 沟槽的宽度而得到的值即深宽比是0.1～1的范围。 4.  根据权利要求1至3中的任意一项所述的碳化硅半导体装置， 其特征在于， 所述沟槽被交叉地形成了的部分的所述沟槽的宽度比所述沟槽 被相互平行地形成了的部分的所述沟槽的宽度宽。 5.  根据权利要求4所述的碳化硅半导体装置，其特征在于， 所述沟槽被交叉地形成了的部分的所述沟槽的宽度相对于交叉 了的所述沟槽的延伸方向中的任意一个方向，都是对所述沟槽被相互 平行地形成了的部分的宽度加上了所述沟槽的重复间距的20％而得 到的范围以下。 6.  根据权利要求1至5中的任意一项所述的碳化硅半导体装置， 其特征在于， 碳化硅半导体基板具有在n型半导体层的上层形成了p型半导 体层的构造， 沟槽被交叉地形成了的部分的所述沟槽的底面是所述p型半导 体层。 7.  一种碳化硅半导体装置的制造方法，具有： 在碳化硅基板上使n型半导体层外延生长的工序； 在所述n型半导体层通过离子注入法形成p型半导体层的工序； 在所述p型半导体层的上层通过离子注入法形成n+型半导体层 和在所述n+型半导体层中岛状地分布的p+型半导体层的工序； 关于至少贯通所述n+型半导体层而设置了的格子状的沟槽，通 过干蚀刻，将所述沟槽被交叉地形成了的部分形成得相比于所述沟槽 被相互平行地形成了的部分浅的工序； 在所述沟槽内形成栅极绝缘膜，进而通过CVD法埋入栅电极材 料的工序；以及 通过垂直方向的蚀刻优先地产生的各向异性蚀刻而形成栅电极 的工序。 8.  根据权利要求7所述的碳化硅半导体装置的制造方法，其特征 在于， 在形成所述沟槽的工序中，设为在所述沟槽浅的交叉部分中不贯 通所述p型半导体层的深度。 9.  根据权利要求7或者8所述的碳化硅半导体装置的制造方法， 其特征在于， 在形成所述格子状的沟槽的工序中，包括： 在所述n+型半导体层上和所述p+型半导体层上，形成在所述n+ 型半导体层上具有与所述沟槽的图案对应的开口的第1掩模的工序； 在从所述开口露出了的所述n+型半导体层中的所述沟槽彼此被 交叉地形成的区域中，形成所述干蚀刻中的蚀刻速度比所述n+型半导 体层慢的第2掩模的工序；以及 通过使用了所述第1掩模和所述第2掩模的干蚀刻，使所述沟槽 被交叉地形成了的部分相比于所述沟槽被相互平行地形成了的部分 浅地形成所述沟槽的工序。 10.  根据权利要求7至9中的任意一项所述的碳化硅半导体装置 的制造方法，其特征在于， 在形成所述沟槽的工序中，使所述沟槽被交叉地形成的部分的所 述沟槽的宽度比所述沟槽被相互平行地形成的部分的所述沟槽的宽 度宽。 11.  根据权利要求10所述的碳化硅半导体装置的制造方法，其特 征在于， 使所述沟槽被交叉地形成的部分的所述沟槽的宽度相对于交叉 的所述沟槽的延伸方向中的任意一个方向，都成为对所述沟槽被相互 平行地形成的部分的所述沟槽的宽度加上了所述沟槽的重复间距的 20％而得到的范围以下。

说明书碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置及其制造方法，详细而言涉及沟槽 栅极型的碳化硅半导体装置及其制造方法。
背景技术
作为高耐压、低损耗并且能够进行高速开关的半导体装置，使用 了碳化硅的MOSFET得到广泛使用。特别地，沟槽栅极型碳化硅 MOSFET(Metal-Oxide-Semiconducter Field-Effect Transistor：金属 氧化物半导体场效应晶体管)相比于通常的平面型碳化硅MOSFET， 能够大幅提高每单位面积的沟道密度，增大电流量，期待低导通(ON) 电阻化。
沟槽栅极型碳化硅MOSFET一般在n型半导体基板上形成n型 半导体的低缺陷密度的外延层，通过离子注入法形成了p型半导体层。 在表面，通过离子注入法形成与源电极连接的高浓度n+层、与所述p 型半导体层连接的高浓度p+层，以贯通p型半导体层的方式，形成 沟槽。
在沟槽中埋入了栅极绝缘膜以及栅电极材料，对栅电极材料进行 蚀刻，而形成栅电极。在n型半导体基板的面方向上沟槽交叉了的区 域的栅电极材料未完全被埋入，在中央区域附近，形成凹部区域。然 后，在通过蚀刻形成栅电极的工序中，针对该凹部区域均等地产生侧 蚀刻和垂直蚀刻，侧蚀刻进展至与沟槽交叉了的区域邻接的沟槽内的 栅电极材料。其结果，栅电极的面积变小，无法提高每单位面积的沟 道密度，无法进行低导通电阻化。另外，由于设成在沟槽栅极型碳化 硅MOSFET中埋入了栅电极的构造，所以MOSFET的背面的漏电极 与栅电极的距离变短，有时产生绝缘破坏。
针对这样的问题，提出了在沟槽的底部，比其他部分更厚地形成 绝缘膜(例如SiO2)，提高栅电极的耐压的构造(例如专利文献1)。 另外，提出了在沟槽的底部代替所述SiO2而形成p型半导体层，如果 对栅电极施加了电压，则在沟槽的底部，形成耗尽层，提高耐压的构 造(例如专利文献2)。
专利文献1：日本特表2007-531246号公报
专利文献2：日本特表2007-523487号公报
发明内容
在沟槽栅极型碳化硅MOSFET(Metal-Oxide-Semiconducter  Field-Effect Transistor：金属氧化物半导体场效应晶体管)中，在沟 槽的底部形成SiO2层或者p型半导体层，能够提高栅电极和半导体装 置背面的漏电极的绝缘耐压，但同时存在需要进行非常复杂的工序这 样的问题。另外，不论是使用了哪一种方法的情况，都存在无法应对 栅电极的面积变小所致的导通电阻上升这样的问题。
本发明是为了解决这样的课题而完成的，其目的在于得到一种能 够提高栅电极与半导体装置背面的漏电极之间的耐压来防止绝缘破 坏，同时栅电极的面积宽，提高每单位面积的沟道密度，降低导通电 阻的碳化硅半导体装置。
本发明提供一种碳化硅半导体装置，具有：沟槽，在形成了半导 体层的碳化硅基板的表面被格子状地形成；以及栅电极，在沟槽的内 部隔着绝缘膜形成，其特征在于，关于沟槽的深度，相比于沟槽被相 互平行地形成的部分，沟槽被交叉地形成的部分更浅。
在本发明的碳化硅半导体装置中，沟槽的交叉部分的深度比平行 地配置了沟槽的部分更浅地形成。因此，在沟槽的内侧形成了栅电极 的情况下，在产生电场最集中的沟槽的交叉部分中，栅电极与半导体 装置背面的漏电极的距离变大，所以不会产生绝缘破坏。另外，能够 针对埋入于沟槽内的栅电极材料通过各向异性蚀刻在垂直方向上优 先地进行蚀刻，不会使栅电极面积变窄，所以能够提高每单位面积的 导通电流。
附图说明
图1是本发明的实施方式1所涉及的MOSFET的上表面图。
图2是本发明的实施方式1所涉及的MOSFET的剖面图((a) A-A剖面图、(b)B-B剖面图)。
图3是示出本发明的实施方式1所涉及的MOSFET的制造工序 的剖面图(A-A剖面图)。
图4是示出本发明的实施方式1所涉及的MOSFET的制造工序 的剖面图(B-B剖面图)。
图5是示出在本发明的实施方式1中使用了的蚀刻的蚀刻深度与 沟槽宽度的关系的图。
图6是示出在本发明的实施方式1中使用了的蚀刻的蚀刻速度比 与沟槽的深宽比的关系的图。
图7是示出本发明的实施方式2所涉及的MOSFET的制造工序 的剖面图(B-B剖面图)。
图8是示出本发明的实施方式3所涉及的MOSFET的制造工序 的剖面图(B-B剖面图)。
图9是示出本发明的实施方式4所涉及的沟槽的形成图案的示意 图。
符号说明
1：栅电极；2：沟槽；3：电气性接触区域；4：n型外延碳化硅 层；5：p型碳化硅层；6：n+型碳化硅层；7：p+型碳化硅层；8：栅 极绝缘膜；9：绝缘膜；10：源电极；LT：沟槽的交叉部分中的沿着 交叉的沟槽的延伸方向的长度；TP：沟槽间距；WT：沟槽的平行部 分的沟槽宽度。
具体实施方式
在实施方式的说明以及各图中，附加了相同符号的部分表示相同 或者相当的部分。
实施方式1.
<沟槽栅极型碳化硅MOSFET的构造>
使用图1、图2，说明作为本发明的实施方式1所涉及的碳化硅 半导体装置的沟槽栅极型碳化硅MOSFET的构造。另外，使用图3、 图4，说明本发明的实施方式1所涉及的沟槽栅极型碳化硅MOSFET 的制造工序的概略。图1是本发明的实施方式1所涉及的MOSFET 的上表面图。另外，图2是本发明的实施方式1所涉及的沟槽栅极型 碳化硅MOSFET的剖面图，图2(a)是图1的A-A剖面图、图2(b) 是图1的B-B剖面图。图3、图4是示出本实施方式所涉及的沟槽栅 极型碳化硅MOSFET的制造工序的剖面图，图3示出图1的A-A剖 面，图4示出关于B-B剖面的制造工序。
关于沟槽栅极型碳化硅MOSFET，在碳化硅半导体基板中按照 格子状形成了沟槽2(作为沟槽的一个例子，在图1中用粗的虚线包 围纵横各1个的沟槽2而示出)，通过在沟槽2的内部形成栅电极， 能够高密度地形成MOSFET。在图1中，最上层形成了源电极10， 沟槽2的内部的向栅电极1的信号从电气性接触区域3集中输入。
图2(a)、(b)分别示出将图1的沟槽横切的A-A剖面、沿着 沟槽的B-B剖面的剖面图。另外，图3、图4示出沟槽栅极型碳化硅 MOSFET的制造工序(图3示出作为MOSFET的剖面的图1的A-A 剖面，图4示出作为沿着沟槽的部分的剖面的图1的B-B剖面)。
关于沟槽栅极型碳化硅MOSFET，在n型的碳化硅基板(未图 示)上形成低缺陷密度的n型外延碳化硅层4，接着通过离子注入法 形成p型碳化硅层5。进而，在其表面使用离子注入法，形成向源电 极连接的高浓度的n+型碳化硅层6和成为与p型碳化硅层5连接的 连接部的高浓度的p+型碳化硅层7(图3(a)、图4(a))。n+型 碳化硅层6和p+型碳化硅层7被形成于同一层，以使p+型碳化硅层 7成为岛状的方式，使用掩模来控制离子掺杂物的注入。在该基板表 面格子状地形成沟槽。沟槽2被形成为贯通n+型碳化硅层6和p型 碳化硅层5(图3(b)、图4(b))。
接下来，在基板表面和沟槽2的内壁面中，形成由SiO2构成的 栅极绝缘膜8(图3(c)、图4(c))，进而将成为栅电极1的多晶 硅埋入于沟槽2(图3(d)、图4(d))，对多晶硅进行蚀刻而形成 栅电极1(图3(e)、图4(e))。最后如图2所示(在图3、图4 中未示出)，在栅电极1上制作绝缘膜9并进行构图，之后，形成源 电极10。
<沟槽的形成>
沟槽2是通过使用沟槽形成用的掩模对碳化硅层进行干蚀刻而 形成的。干蚀刻使用通常的方法，通过四氟化碳(CF4)/氧气(O2) /氩气(Ar)的混合气体等离子体，进行了沟槽2的蚀刻。以使CF4和O2的比例成为1：1的方式分别设为30ml/份，使相对全部流量的 Ar流量成为作为全部流量的40％的40ml/份，在感应耦合型等离子体 蚀刻装置中，使用了13.56MHz的等离子体生成电力1000W、 13.56MHz基板偏置120W的条件。所形成了的沟槽2的宽度约是 2μm，在纵方向以及横方向上以5μm间隔形成了沟槽2。
在使用干蚀刻形成沟槽2中，沟槽2的宽度很大程度上受到所形 成的沟槽2的深度的影响。即，干蚀刻在从等离子体具有方向性地放 出而使蚀刻深度变深的蚀刻类、和不具有方向性而阻碍蚀刻的进展的 沉积类相互影响的同时进展，实际蚀刻量为合成了沉积量和蚀刻量而 得到的量。该沉积类一般存在如果抑制O2浓度或者使相对全部流量 的Ar流量降低则增加的倾向。
离子性的蚀刻类具有方向性，所以还易于进入到窄的沟槽2内， 在窄的部分中，蚀刻类的影响相对地变大。另一方面，沉积类是中性 且不具有方向性，所以难以进入到窄的沟槽2内，而易于进入到宽的 部分，所以在宽的部分中，沉积类的影响相对变大。即，在沟槽2被 分别平行地形成了的部分中，沟槽2的宽度窄且蚀刻类的影响大，所 以被较深地蚀刻，在沟槽2交叉了的部分中，沟槽2的宽度宽(约1.4 倍)，所以沉积类的影响大，沟槽2被较浅地蚀刻。沟槽2交叉了的 部分在n型的碳化硅基板的面方向上呈现四边形形状。另外，沟槽2 交叉了的部分中的沟槽2的宽度意味着最大宽度，相应于四边形形状 中的对角线的长度。
根据该倾向，在调整混合气体的种类、组成比等工艺条件对碳化 硅层进行蚀刻而形成了沟槽2时，得到图5所示的蚀刻深度与沟槽2 的宽度的关系。在图5中，横轴表示沟槽2的宽度，纵轴表示用被最 深地蚀刻的情况下的深度D进行了标准化的蚀刻深度。
如图5所示，在沟槽2的宽度宽的情况下，蚀刻深度变浅，在沟 槽2的宽度窄的情况下，蚀刻深度变深。在本实施方式的情况下，可 知沟槽2的宽度约是2μm，被标准化后的蚀刻深度约是0.7D，沟槽2 的宽度宽的交叉部分(约是沟槽2的宽度1.4倍，约为2.8μm)约是 0.5D。
关于在本实施方式中形成了的沟槽2的深度，如图2(b)所示， 在沟槽2交叉了的部分中，比平行地形成了的部分浅，沟槽2被相互 平行地形成了的部分的沟槽2的深度约是2μm，沟槽2交叉了的部分 的深度约是1.5μm。另外，关于平行部分、交叉部分中的任意一个， 沟槽2的底部都是p型碳化硅层5的下层的n型外延碳化硅层4。
<栅电极的形成>
在形成了沟槽2的碳化硅层表面，通过热CVD法，成膜作为栅 电极材料的多晶硅。根据热CVD法，如通过等离子体CVD法等成膜 了的情况那样不具有强的方向性，所以与表面的形状无关地成膜为均 等的厚度。即，在本实施方式的情况下，沟槽2的宽度约是2μm，所 以如果从表面起以1μm的厚度通过热CVD蒸镀了作为栅电极材料的 多晶硅，则如图3(d)所示，在沟槽2被相互平行地形成了的部分中， 通过在沟槽的两面中成膜厚度约1μm的多晶硅，能够从周边生长而用 多晶硅埋入沟槽2内部。
关于交叉部分，沟槽2的宽度宽，所以即使在底面和沟槽2的侧 面中成膜了1μm的多晶硅，与沟槽2相互平行的部分不同，无法用从 周边生长了的多晶硅埋入沟槽2内，从沟槽2的底面起形成1μm的多 晶硅层(图4(d))。即，在n型的碳化硅基板的面方向上沟槽交叉 了的区域未完全被栅电极材料埋入，所以在中央区域附近，形成四角 柱形状的凹部区域。
接下来，说明作为栅电极材料的多晶硅的蚀刻。图6示出在本发 明的实施方式1中使用了的蚀刻的蚀刻速度比与沟槽2的深宽比的关 系。横轴通过沟槽2的深宽比来定义，深宽比通过沟槽2的深度/宽度 来定义。纵轴是蚀刻的速度比，通过侧蚀刻速度/垂直蚀刻速度定义， 垂直蚀刻速度不依赖于条件而大致恒定，在侧蚀刻速度慢的情况下， 蚀刻速度比小，如果侧蚀刻速度变快，则接近各向同性(蚀刻速度比 ＝1)。
在本实施方式中，在作为栅电极材料的多晶硅的蚀刻中，将氯气 作为蚀刻气体，添加微量的氧来进行各向异性蚀刻。可知在该各向异 性蚀刻中，在沟槽2的深宽比大(沟槽2的深度深)的情况下，以大 致相同的速度产生侧蚀刻和垂直蚀刻，在沟槽2的深宽比小(沟槽2 的深度浅)的情况下，几乎不产生侧蚀刻，主要产生垂直蚀刻。
在本实施方式中，如图4(d)所示，沟槽2的交叉部分浅(关 于具体的大小，沟槽2的宽度是2.8μm、沟槽2的深度是1.5μm。在 沟槽2的底和沟槽2的两侧，形成各1μm的栅电极材料，沟槽2的宽 度0.8μm、深度0.5μm。深宽比是0.5μm/0.8μm＝0.63)，蚀刻速度比 从图6看是0.2左右，所以在深度方向上优先地进行多晶硅的蚀刻， 基于侧蚀刻的栅电极的面积几乎不会变小(图4(e))。即，侧蚀刻 几乎不会从在n型的碳化硅基板的面方向上在沟槽2交叉了的区域的 中央附近形成了的凹部区域前进至与沟槽2交叉了的区域邻接的沟槽 2内的多晶硅。因此，不会产生起因于基于侧蚀刻的栅电极的面积变 小而导通电阻变高这样的问题。
另外，在本实施方式的沟槽栅极型碳化硅MOSFET中，在电场 最集中的沟槽2的交叉部分中，半导体装置背面的漏电极和栅电极1 的距离比其他部分更大，所以也不会产生绝缘破坏所致的半导体装置 劣化，能够得到高的可靠性。
在本实施方式中，在沟槽2的形成中，使用了利用CF4/O2/Ar 的混合气体等离子体的干蚀刻，但不限于此，只要是能够进行沉积类 和蚀刻类的平衡调整，能够根据沟槽2的宽度使沟槽2的深度变化的 蚀刻方法，就能够使用。
另外，在本实施方式中，在作为栅电极材料的多晶硅的蚀刻中， 使用了对氯气添加了氧气的蚀刻气体，但不限于此，只要是根据沟槽 2的深度、沟槽2的深宽比以不同的速度产生侧蚀刻和垂直蚀刻的蚀 刻方法，就能够使用。
在本实施方式中，设沟槽2的宽度为2μm、沟槽2的间距为5μm， 但不限于此，只要是能够稳定地形成沟槽2的宽度、间隔，就能够使 用。但是，在沟槽2的宽度是0.5μm以下、间距是1μm以下的情形 下，栅极绝缘膜、栅电极材料的成膜、蚀刻有时不稳定，所以需要注 意，存在如果沟槽2的宽度成为5μm以上、间距成为20μm以上，则 虽然蚀刻、成膜等稳定，但每单位面积的导通电流与平面型碳化硅 MOSFET成为相同的程度，使用沟槽构造的效果被抵消这样的问题。
在本实施方式中，如上述那样沟槽2被平行地形成了的部分的沟 槽2的深度约是2μm，沟槽2被交叉地形成了的部分的沟槽2的深度 约是1.5μm。即，沟槽2交叉了的部分是沟槽2被平行地形成了的部 分的深度的约75％，但不限于此，为了得到本实施方式的效果，沟槽 2交叉了的部分优选为沟槽2被平行地形成了的部分的10～90％的深 度，更优选为40～80％的深度。
在小于10％的情况下，深度急剧变化，所以存在在沟槽2内形 成了的栅电极1也形成大的阶梯，易于从阶梯部分产生劣化这样的问 题。另外，进而，在小于40％的情况下，沟槽2的交叉部分的角部的 栅电极材料的剩余膜变少，所以有时提高栅电极材料的连接性这样的 本实施方式中的原本的效果变得不充分。在超过90％的情况下，在与 交叉部平行地形成了的部分的沟槽2的深度中几乎没有差，存在能够 将距半导体装置背面的漏电极的距离确保得较大的特点少，易于引起 绝缘破坏这样的问题。进而，为了明确地发挥抑制绝缘破坏的效果， 优选设为80％以下。
沟槽2交叉了的部分优选为沟槽2被平行地形成了的部分的 90％以下的深度、更优选为80％以下的深度，此时，能够大幅保持半 导体装置背面的漏电极和栅电极1的距离，对防止绝缘破坏是有效的。
在本实施方式中，使沟槽2的交叉部分的深宽比为0.63，但没有 特别限定，只要深宽比是0.1～1，就能够得到本实施方式的效果。另 外，优选为0.1～0.7、更优选为0.1～0.4。在深宽比不满足0.1的情况下， 优选侧蚀刻的影响小，但存在需要将沟槽2的大部分用栅电极材料深 深地掩埋的复杂的工序这样的问题。另外，在深宽比超过1的情况下， 蚀刻的各向异性不充分，也产生相当的量的侧蚀刻，所以还存在电极 面积变小，使导通电阻降低的效果变小这样的问题。
在深宽比为0.7以下、更优选为0.4以下的情况下，能够进一步 发挥本实施方式的效果，能够通过良好的各向异性蚀刻使侧蚀刻速度 变慢，能够将每单位面积的栅电极面积确保得较宽，所以不会使导通 电阻降低。
实施方式2.
在实施方式1中，在碳化硅层形成沟槽2的工序中，使用沟槽2 的宽度对沟槽2的深度有影响的蚀刻条件形成了沟槽2。在碳化硅半 导体基板中形成了n型外延碳化硅层4，在其上层形成了p型碳化硅 层5，在其表面形成了n+型碳化硅层6、p+型碳化硅层7。在沟槽2 被平行地形成了的部分和沟槽2交叉了的部分中，虽然深度不同，但 所形成了的沟槽2贯通p型碳化硅层5，关于沟槽2的底部，平行地 形成了的部分、和交叉地形成了的部分都是n型外延碳化硅层4。
在本实施方式中有以下点不同：在整体上沟槽2的深度形成得较 浅，在沟槽2的交叉部分的沟槽2被较浅地形成的部分中，其底部是 p型碳化硅层5，在沟槽2被平行地形成的部分中，沟槽2相对地变 深，其底部成为n型外延碳化硅层4。
图7示出本实施方式的沟槽栅极型碳化硅MOSFET的制造工 序。图7示出图1的B-B剖面。A-A剖面与图3相同，所以此处省略。 在本实施方式中，向n型的碳化硅基板形成各半导体层、沟槽2的形 成方法、作为栅电极材料的多晶硅的成膜、蚀刻方法使用了与实施方 式1相同的工序。但是，仅沟槽2的深度与实施方式1不同。
具体而言，在实施方式1中，使沟槽2平行地排列了的部分的沟 槽2的深度成为2μm、使沟槽2交叉了的部分的沟槽2的深度成为 1.5μm而形成了沟槽2。在本实施方式中，使沟槽2平行地排列了的 部分的沟槽2的深度成为1.5μm、使沟槽2交叉了的部分的沟槽2的 深度成为1μm而形成了沟槽2。
通过使沟槽2的深度浅0.5μm，关于在实施方式1中进行蚀刻而 未残留在沟槽底部的p型碳化硅层5，在本实施方式中沟槽2被较浅 地形成，在沟槽2的底面p型碳化硅层5残存。之后，通过与实施方 式1同样的手法，形成了栅极绝缘膜8、栅电极1。
在沟槽2的交叉部分中，如果对半导体装置的下表面的漏电极 (未图示)与栅电极1之间施加电压，则在电场最集中产生的沟槽2 的交叉部分中，在栅电极1之下形成PN结，所以产生耗尽层来切断 电荷的移动，所以不会产生漏电极与栅电极1之间的绝缘破坏，能够 得到可靠性高的半导体装置。
另外，也能使栅电极1的每单位面积的面积增大，所以能够提高 每单位面积的沟道密度，降低导通电阻。
实施方式3.
在实施方式1或者2中，在碳化硅层形成沟槽2的工序中，使用 沟槽2的宽度对沟槽2的深度有影响的蚀刻条件来形成了沟槽2。在 实施方式3中，即使在沟槽2的宽度对沟槽2的深度没有带来影响的 蚀刻条件下，也能够较浅地形成沟槽2的交叉部分的沟槽2这点上不 同。以下，关注沟槽2的形成方法而进行说明。实施方式3所涉及的 沟槽栅极型碳化硅MOSFET的基本构造能够设为与实施方式1或者 实施方式2相同。另外，沟槽栅极型碳化硅MOSFET的制造工序中 的沟槽2的形成工序以外的工序能够设为与在实施方式1以及实施方 式2中说明了的情况相同。
在本实施方式中，与实施方式1的情况同样地，在对沟槽2进行 蚀刻形成时使用沟槽2的形成用掩模。另外，在实施方式3中，在对 沟槽2进行蚀刻形成时，还使用与该沟槽2的形成用掩模不同的其他 掩模。即，在实施方式3中，在对沟槽2进行蚀刻形成之前，仅在形 成沟槽2的碳化硅层的表面中的沟槽2被交叉地形成的部分中，形成 与上述沟槽2的形成用掩模不同的其他掩模。由此，在实施方式3中， 沟槽2交叉的部分的碳化硅层的蚀刻进展被抑制，沟槽2的交叉部分 被较浅地形成。
图8是示出实施方式3所涉及的MOSFET的制造工序的剖面图。 图8对应于图1的B-B剖面。A-A剖面与图3相同，所以此处省略。 在实施方式3中，向n型的碳化硅基板形成各半导体层、作为栅电极 材料的多晶硅的成膜、蚀刻方法使用了与实施方式1相同的工序。
在实施方式3中，在形成沟槽2的碳化硅层的表面，作为沟槽2 的蚀刻形成用掩模，形成SiO2掩模(第1掩模)。第1掩模的形成方 法没有特别限定，能够使用公知的方法。第1掩模在n+型碳化硅层6 上具有与沟槽2的图案对应的开口。
接下来，在形成了第1掩模的碳化硅层的表面，通过例如CVD 法，成膜薄的SiO2膜。接下来，以在薄的SiO2膜的面内仅覆盖成为 沟槽2被交叉地形成的区域附近的部分的方式，在薄的SiO2膜上，对 抗蚀剂进行图案形成。然后，将该抗蚀剂作为掩模，对薄的SiO2膜进 行蚀刻，之后去除抗蚀剂。
在经过这样的本实施方式中的追加工序的情况下，在形成沟槽2 的碳化硅层的表面中的未形成第1掩模的区域(从第1掩模露出了的 区域)中，仅沟槽2被交叉地形成的部分被薄的SiO2膜(第2掩模) 覆盖(图8(a))。另一方面，在形成沟槽2的碳化硅层的表面中的 未形成第1掩模的区域(从第1掩模露出了的区域)中，沟槽2被分 别平行地形成的其他区域成为碳化硅层(n+型碳化硅层6)的表面露 出了的状态。
接着这样的掩模的形成，将第1掩模以及第2掩模作为蚀刻掩模， 实施沟槽形成的干蚀刻。如果开始了干蚀刻，则在形成沟槽2的碳化 硅层(n+型碳化硅层6)的表面中的未形成第1掩模的区域中，在沟 槽2被交叉地形成的区域以外、即沟槽2被分别平行地形成的区域中， 与蚀刻开始一起，立即开始蚀刻。
另一方面，在形成沟槽2的碳化硅层(n+型碳化硅层6)的表面 中的未形成第1掩模的区域中沟槽2被交叉地形成的区域被第2掩模 (薄的SiO2膜)覆盖。因此，首先该第2掩模被蚀刻而去除(图8(b))。 然后，在该第2掩模被蚀刻去除之后，开始沟槽2被交叉地形成的区 域的碳化硅层的表面(n+型碳化硅层6)的蚀刻。其结果，沟槽2被 交叉地形成的区域相比于沟槽2被分别平行地形成的区域更晚地开始 蚀刻，沟槽2被较浅地形成(图8(c))。
在开始碳化硅层的表面(n+型碳化硅层6)的蚀刻的时间差的期 间被蚀刻的碳化硅层的表面(n+型碳化硅层6)的深度成为沟槽2的 交叉部分与作为其以外的部分的平行部分的深度之差。该深度之差由 SiC和SiO2的蚀刻选择比(蚀刻速度比：SiC的蚀刻速度/SiO2的蚀刻 速度)决定。此处，将SiO2膜用作SiC(碳化硅层)的蚀刻的蚀刻掩 模，所以关于沟槽形成的蚀刻条件，SiC和SiO2的蚀刻选择比被设定 为至少2～5左右的条件。另外，关于干蚀刻自身的条件，通过依照例 如实施方式1的条件来实施。
在本实施方式中的蚀刻条件的情况下，蚀刻选择比是4左右，所 以在碳化硅层的表面(n+型碳化硅层6)的表面中的从第1掩模露出 了的区域中，将预先覆盖沟槽2被交叉地形成的区域的第2掩模(薄 的SiO2膜)的厚度形成为100nm。因此，在直至该第2掩模(SiO2膜)消失、沟槽2被交叉地形成的区域的蚀刻开始的期间，该区域以 外的沟槽2的深度达到400nm的深度。然后，在将沟槽2蚀刻至2μm 的深度时，沟槽2的交叉部分的深度成为1.6μm。
在其以后，能够与实施方式1以及实施方式2同样地，形成实施 方式3所涉及的沟槽栅极型碳化硅MOSFET(图8(d)～(图8(f))。
如上所述，在本实施方式中，在形成沟槽2的碳化硅层(n+型 碳化硅层6)的表面中的未形成第1掩模的区域(从第1掩模露出了 的区域)中，在仅沟槽2被交叉地形成的区域被薄的SiO2膜(第2 掩模)覆盖了的状态下，实施干蚀刻。由此，在沟槽2被交叉地形成 的区域中，相比于沟槽2被分别平行地形成的区域，开始蚀刻的定时 更晚，所以相比于沟槽2被分别平行地形成的区域，沟槽2被较浅地 形成。
在本实施方式中，沟槽2的交叉部分被较浅地形成，所以在栅电 极材料的埋入特性中没有问题，能够形成连接性良好的栅电极。另外， 在本实施方式中，与实施方式1以及实施方式2同样地，在电场最集 中的沟槽2的交叉部分中，半导体装置背面的漏电极与栅电极1的距 离相比于其他部分变大，所以也不会产生绝缘破坏所致的半导体装置 劣化，能够得到高的可靠性。
在本实施方式中，关于覆盖沟槽2的交叉部分的SiO2膜(第2 掩模)，以与蚀刻条件中的SiC和SiO2的蚀刻选择比匹配地产生期望 的沟槽2的深度的差的方式，以适合的膜厚成膜即可。因此，在形成 实施方式1以及实施方式2中说明了的沟槽栅极型碳化硅MOSFET 的构造方面，自由度高。
另外，在本实施方式中，在碳化硅层的表面中的未形成第1掩模 的区域中作为覆盖沟槽2被交叉地形成的区域的第2掩模的材料使用 了SiO2，但第2掩模的材料无需特别是SiO2，只要是多晶硅、氮化硅 (Si3N4)等在SiC的蚀刻中消失的材料，就得到同样的效果。其中， 对SiC的蚀刻条件耐性高的材料更使第2掩模所需的膜厚变薄，所以 不会损失沟槽宽度的精度而优选。
同样地，在本实施方式中，作为第1掩模的材料，使用了SiO2， 但第1掩模的材料无需特别是SiO2，只要是在SiC的蚀刻条件下具有 充分的耐性而能够可靠地形成沟槽2的材料即可。
实施方式4.
在实施方式4中，如在实施方式1或者实施方式2中说明过的那 样在碳化硅层中形成沟槽2的工序中，使用沟槽2的宽度相对沟槽2 的深度更具有影响的蚀刻条件来形成沟槽2。通过使用沟槽2的宽度 对沟槽2的深度更具有影响的蚀刻条件，能够在沟槽2被分别平行地 形成的区域和沟槽2被交叉地形成的区域的蚀刻深度中进一步设置 差。通过改变沟槽2的交叉部分的沟槽宽度，具有增加蚀刻条件的设 定自由度的效果。以下，关注碳化硅半导体基板的面方向上的沟槽2 的形状而进行说明。实施方式4所涉及的沟槽栅极型碳化硅MOSFET 的基本构造能够设为与实施方式1或者实施方式2相同。
具体而言，如图9所示那样通过使沟槽2的交叉部分的沟槽宽度 更宽，能够较浅地形成沟槽2的交叉部分的沟槽深度。图9是示出实 施方式4所涉及的沟槽2的形成图案的示意图。在实施方式4中，在 沟槽2的平行部分的沟槽宽度WT：1μm、沟槽间距TP：5μm且在n 型的碳化硅基板的面方向上格子状地配置了的沟槽2中，将沟槽2的 交叉部分中的沿着交叉的沟槽2的延伸方向的长度LT仅在与该沟槽 2的交叉部分接近的范围以2μm形成。沟槽2交叉了的部分在n型的 碳化硅基板的面方向上呈现正方形形状。
实施方式4所涉及的沟槽栅极型碳化硅MOSFET能够通过使用 在实施方式1～实施方式3中说明了的工序来形成。在该情况下，与图 9所示的沟槽2的形成图案对应地形成用于形成沟槽2的具有与沟槽 2的图案对应的开口的第1掩模的形状即可。
在实施方式4中，使用与实施方式1同样的蚀刻条件形成了沟槽。 其结果，根据图5所示的标准化了的蚀刻特性，沟槽2的平行部分的 深度是1.0D、在沟槽2的交叉部分中是0.5D，能够将沟槽2的交叉 部分的深度形成为沟槽2的平行部分的深度的50％的深度。沟槽2的 交叉部分的沟槽宽度是2μm的约1.4倍、约为2.8μm。即，通过使沟 槽2的交叉部分中的沿着交叉的沟槽2的延伸方向的长度LT比沟槽 2的平行部分的沟槽宽度WT更长，能够使沟槽2的交叉部分的沟槽 宽度更宽，能够较浅地形成沟槽2的交叉部分的沟槽深度。
关于沟槽2的交叉部分中的沿着交叉的沟槽2的延伸方向的长度 LT的尺寸，优选在沟槽2交叉的任意一个方向、即交叉的沟槽2的2 个延伸方向(图9中的X方向以及Y方向)上，停留至与对沟槽2 被相互平行地形成了的部分的宽度(沟槽2的平行部分的沟槽宽度 WT)加上了沟槽2的重复间距(沟槽间距TP)的20％的尺寸而得的 范围相当的范围。其是基于确保在n+型碳化硅层6以及p+型碳化硅 层7中形成的接触区域的必要性的理由。
另外，能够将在上述实施方式中说明了的事项相互组合来使用。